KR19990055774A

KR19990055774A - Manufacturing method of semiconductor device

Info

Publication number: KR19990055774A
Application number: KR1019970075729A
Authority: KR
Inventors: 김윤장; 차재한; 엄재철
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-27
Filing date: 1997-12-27
Publication date: 1999-07-15

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 셀부, 주변회로부 및 스크라이브 라인영역으로 이루어지는 반도체기판 상부에 층간절연막을 형성하고, 상기 층간절연막을 화학기계연마 ( chemical mechanical polishing, 이하에서 CMP 라 함 ) 하는 반도체소자의 제조방법에 있어서, 상기 스크라이브 라인영역에 EM 박스를 형성하되, 상기 이.엠. ( Etch Monitor, 이하에서 EM 이라 함 ) 박스의 주변에 상기 셀부와 같은 단차 또는 밀도를 갖는 더미패턴을 형성하는 것으로, CMP 된 층간절연막의 남아있는 두께를 정확하게 측정할 수 있도록 하여 후속공정을 용이하게 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, wherein an interlayer insulating film is formed on a semiconductor substrate including a cell portion, a peripheral circuit portion, and a scribe line region, and the interlayer insulating film is referred to as chemical mechanical polishing (hereinafter referred to as CMP). In the method of manufacturing a semiconductor device, an EM box is formed in the scribe line region, the E.M. (Etch Monitor, hereinafter referred to as EM) By forming a dummy pattern having the same step height or density as the cell portion around the box, it is possible to accurately measure the remaining thickness of the CMP interlayer insulating film to facilitate the subsequent process. It is a technique to do.

Description

Manufacturing method of semiconductor device

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 CMP 방법으로 층간절연막을 연마하고 상기 층간절연막의 나머지 두께를 정확히 측정할 수 있도록 하여 CMP 정도를 조절하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a technique for adjusting the degree of CMP by polishing an interlayer insulating film by a CMP method and accurately measuring the remaining thickness of the interlayer insulating film.

반도체 소자의 고집적화에 따라 소자 표면의 요철은 더욱 심화되어 고단차의 표면을 절연막으로 채우는 평탄화 기술은 반도체 소자 제조에 있어 중요한 기술중 하나로 대두되고 있다.As the integration of semiconductor devices increases, the unevenness of the surface of the device is further intensified, and the planarization technology for filling the surface of the high step with an insulating film is one of the important technologies in the manufacture of semiconductor devices.

CMP 공정은 일반적으로 평탄화의 목적으로 많이 이용되고 있다. 특히 스택 캐패시터 구조를 갖는 디램 제품의 경우는 고집적화시 좁은 영역에 원하는 만큼의 캐패시터 용량확보를 위해서 적절한 높이의 캐패시터 높이를 필요로 한다.CMP processes are generally used for the purpose of planarization. In particular, DRAM products with a stack capacitor structure require a capacitor height of an appropriate height in order to secure as much capacitor capacity as desired in a narrow area during high integration.

이 캐패시터의 높이는 후속공정, 특히 금속마스크 및 식각공정시 패턴 형성에 큰 장애로 대두되고 있다.The height of the capacitor is a big obstacle to pattern formation in subsequent processes, especially metal masks and etching processes.

이러한 장애를 극복하기 위하여 캐패시터 형성 공정이 완료된 이후 층간절연막을 두껍게 증착하고 CMP 공정을 적용하여 셀지역과 주변회로부 단차를 줄이는 평탄화 작업으로 후속 금속 마스크 및 식각공정 마진을 증가시킬 수 있다.In order to overcome this obstacle, after the capacitor formation process is completed, the interlayer insulating film is deposited thickly and the CMP process is applied to planarize the cell region and the peripheral circuit portion, thereby increasing the subsequent metal mask and etching process margins.

이때, CMP 공정후 식각된 산화막 두께 측정은 대단히 중요한 값이 된다. 특히, 웨이퍼 내에서나 다이 내에서 CMP 공정후 남아있는 산화막의 균일도는 후속공정에 많은 영향을 끼치며, 이 값들은 스크라이브 라인 내에 형성되는 EM 박스에서 측정된다.At this time, the oxide film thickness measured after the CMP process becomes a very important value. In particular, the uniformity of the oxide film remaining after the CMP process in the wafer or in the die has a great influence on subsequent processes, and these values are measured in the EM box formed in the scribe line.

그러나, CMP 공정시 식각되는 산화막의 양은 패턴 밀도에 따라 크게 변하기 때문에 산화막으로만 적층되어 있는 기존의 EM 박스 부근에서 식각되는 두께는 셀부에서 식각되는 양과 서로 상이할 수 밖에 없다.However, since the amount of the oxide film etched during the CMP process varies greatly depending on the pattern density, the thickness of the oxide film that is etched in the vicinity of the existing EM box stacked only by the oxide film may be different from that of the cell portion.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

먼저, 반도체기판(31) 상부의 셀부(400), 주변회로부(500) 및 스크라이브 라인영역(600)부분에 각각의 구조물을 형성한다. 이때, 상기 셀부(400)는 워드라인, 비트라인 및 캐패시터 등의 구조물이 형성되고, 상기 주변회로부(500)는 사이 셀부를 구동시킬 수 있도록 회로가 설계되고, 상기 스크라이브 라인영역(600)은 단지 EM 박스(37)와 층간절연막만이 형성된 것이다.First, respective structures are formed in the cell portion 400, the peripheral circuit portion 500, and the scribe line region 600 on the semiconductor substrate 31. In this case, the cell unit 400 is formed of a structure such as a word line, a bit line and a capacitor, the peripheral circuit unit 500 is designed to drive the cell unit between the circuit, the scribe line region 600 is only Only the EM box 37 and the interlayer insulating film are formed.

이때, 상기 셀부(400), 주변회로부(500) 및 스크라이브 라인영역(600)의 순으로 단차와 밀도가 낮아진다.At this time, the step and density are lowered in the order of the cell unit 400, the peripheral circuit unit 500, and the scribe line region 600.

그 다음에, 상기 셀부(400), 주변회로부(500) 및 스크라이브 라인영역(600)의 상부에 층간절연막(39)을 형성한다. 이때, 상기 층간절연막(39)은 상기 스크라이브 라인영역(600)으로 갈수록 낮아진다. (도 1a)Next, an interlayer insulating layer 39 is formed on the cell unit 400, the peripheral circuit unit 500, and the scribe line region 600. In this case, the interlayer insulating film 39 is lowered toward the scribe line region 600. (FIG. 1A)

그리고, 상기 층간절연막(39)을 CMP 한다. 이때, 상기 CMP 된 층간절연막(39)은 패턴의 밀도가 낮은 스크라이브 라인영역(600) 쪽으로 갈수록 패턴 밀도가 높은 셀부(400)보다 많은 양이 식각되어 여전히 단차를 갖게 된다. (도 1b)Then, the interlayer insulating film 39 is CMP. At this time, the CMP interlayer insulating film 39 is etched in a larger amount than the cell portion 400 having a high pattern density toward the scribe line region 600 having a low pattern density, and thus still has a step. (FIG. 1B)

이때, 상기 도 1c 는 EM 박스(37) 주변에 별도의 구조물이 형성되어 있지 않음을 도시한다. (도 1b, 도 1c)At this time, Figure 1c shows that no separate structure is formed around the EM box 37. (FIG. 1B, FIG. 1C)

이상에서 설명한 바와같은 종래기술에 따른 반도체소자의 제조방법은, 패턴 밀도가 높은 셀부와 낮은 스크라이브 라인영역을 동시에 CMP 할때 상기 두 영역간에 CMP 된 층간절연막의 두께와 남아있는 층간절연막 두께가 각각 서로 상이하여 밀도가 낮은 부분에서 측정된 CMP 정도를 셀부 및 주변회로부에 적용할 수 없게 되어 공정의 균일성을 향상시킬 수 없고, 그에 따라 반도체소자 제조공정의 신뢰성이 저하되며 최종적인 소자의 특성 및 신뢰성이 저하되는 문제점이 있다.In the method of manufacturing a semiconductor device according to the related art as described above, when the cell portion having a high pattern density and the low scribe line region are simultaneously CMPed, the thickness of the CMP interposed between the two regions and the thickness of the remaining interlayer insulating layer are respectively different from each other. It is impossible to apply the CMP level measured at the different density part to the cell part and the peripheral circuit part so that the uniformity of the process cannot be improved, thereby reducing the reliability of the semiconductor device manufacturing process and the final device characteristics and reliability. There is a problem of this deterioration.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 패턴밀도가 낮은 EM 박스 부근에 더미패턴을 형성하여 밀도를 증가시킴으로써 CMP 공정시 남아있는 층간절연막의 두께를 균일하게 할 수 있도록 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above-mentioned problems of the prior art, a semiconductor is formed so that the thickness of the interlayer insulating film remaining in the CMP process can be made uniform by forming a dummy pattern near the EM box having a low pattern density to increase the density. Its purpose is to provide a method for manufacturing a device.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 및 도 2b, 도 3a 내지 도 3c 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도.2A and 2B and FIGS. 3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

11,31 : 반도체기판 13 : 더미패턴11,31 semiconductor substrate 13: dummy pattern

19,37 : EM 박스 21,39 : 층간절연막19,37: EM box 21,39: interlayer insulation film

100,400 : 셀부 200,500 : 주변회로부100,400: cell part 200,500: peripheral circuit part

300,600 : 스크라이브 라인영역300,600: scribe line area

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,In order to achieve the above object, a semiconductor device manufacturing method according to the present invention,

셀부, 주변회로부 및 스크라이브 라인영역으로 이루어지는 반도체기판 상부에 층간절연막을 형성하고, 상기 층간절연막을 평탄화식각하는 반도체소자의 제조방법에 있어서,A method of manufacturing a semiconductor device, wherein an interlayer insulating film is formed on a semiconductor substrate including a cell portion, a peripheral circuit portion, and a scribe line region, and the planarization etching of the interlayer insulating film is performed.

상기 스크라이크 라인영역에 EM 박스를 형성하되, 상기 EM 박스의 주변에 상기 셀부와 같은 단차 또는 밀도를 갖는 더미패턴을 형성하는 것을 특징으로한다.An EM box is formed in the strike line region, and a dummy pattern having the same step height or density as the cell portion is formed around the EM box.

이상의 목적을 달성하기 위한 본 발명의 원리는, CMP 공정으로 식각되고 남은 층간절연막의 두께를 측정하는 EM 박스 주변을 단차가 높은 셀부와 동일한 측정값을 가질 수 있도록 하기 위하여, 상기 EM 박스의 주변에 상기 셀부와 같은 단차 또는 밀도를 기질 수 있도록 더미패턴을 형성하여 EM 박스의 측정값을 정확하는 것이다.The principle of the present invention for achieving the above object, in order to have the same measurement value as the cell portion with a high step around the EM box to measure the thickness of the interlayer insulating film remaining by etching in the CMP process, The dummy pattern is formed to be able to substrate the same step or density as the cell part, thereby accurately measuring the measured value of the EM box.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2 및 도 3 은 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 것으서, 도 2 는 CMP 전후의 셀부와 주변회로부를 도시한 단면도이고, 도 3 은 EM 박스 주변에 형성되는 더미패턴을 도시한 평면도이다.2 and 3 show a method of manufacturing a semiconductor device according to an embodiment of the present invention, Figure 2 is a cross-sectional view showing the cell portion and the peripheral circuit portion before and after the CMP, Figure 3 is a dummy formed around the EM box A plan view showing a pattern.

먼저, 반도체기판(11) 상부의 셀부(100), 주변회로부(200) 및 스크라이브 라인영역(300)을 형성하되, 상기 스크라이브 라인영역(300)의 주변에 더미패턴(13)을 형성한다. 이때, 상기 더미패턴(13)은 상기 셀부(100)에 형성된 구조물과 같은 단차 또는 밀도를 갖도록 형성한다.First, the cell unit 100, the peripheral circuit unit 200, and the scribe line region 300 are formed on the semiconductor substrate 11, and the dummy pattern 13 is formed around the scribe line region 300. In this case, the dummy pattern 13 is formed to have the same step height or density as the structure formed in the cell portion 100.

그리고, 상기 반도체기판(11) 상부에 층간절연막(21)을 형성한다. (도 2a)An interlayer insulating film 21 is formed on the semiconductor substrate 11. (FIG. 2A)

그 다음에, CMP 공정을 실시하여 상기 층간절연막(21)을 연마하여 상부구조를 평탄화시킨다. (도 2b)Next, a CMP process is performed to polish the interlayer insulating film 21 to planarize the upper structure. (FIG. 2B)

상기 도 3a 는 EM 박스(19)의 좌,우측에 더미패턴(13)이 형성된 것을 도시하고, 상기 도 3b 는 EM 박스(19)의 상,하측에 더미패턴(13)이 형성된 것을 도시하고, 상기 도 3c 는 EM 박스(19)의 둘레에 더미패턴(13)이 형성된 것을 도시한다.3A illustrates that dummy patterns 13 are formed on the left and right sides of the EM box 19, and FIG. 3B illustrates the dummy patterns 13 formed on the upper and lower sides of the EM box 19. 3C illustrates that a dummy pattern 13 is formed around the EM box 19.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 스크라이브 라인영역에 형성되는 EM 박스 주변에 셀부와 같은 단차 또는 밀도를 갖는 더미패턴을 형성하고 후속공정으로 식각되는 층들의 식각정도를 정확하게 측정할 수 있어 후속공정을 용이하게 할 수 있는 효과가 는 기술이다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a dummy pattern having the same step height or density as the cell portion is formed around the EM box formed in the scribe line region, and the etching degree of the layers etched by the subsequent process is precisely determined. It is an effective technique that can be measured to facilitate subsequent processes.

Claims

A method of manufacturing a semiconductor device, wherein an interlayer insulating film is formed on a semiconductor substrate including a cell portion, a peripheral circuit portion, and a scribe line region, and the planarization etching of the interlayer insulating film is performed.

Forming an EM box in the strike line region, the semiconductor device manufacturing method of forming a dummy pattern having the same step or density as the cell portion around the EM box.

The method according to claim 1,

The dummy pattern is formed in contact with the two opposite surfaces of the EM box manufacturing method of a semiconductor device.

The method according to claim 1,

The dummy pattern is a manufacturing method of a semiconductor device, characterized in that formed on the four sides of the EM box.

The method according to claim 1,

The flattening etching process is a manufacturing method of a semiconductor device, characterized in that performed by the CMP method.