KR19990051857A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서 반도체기판과 매립절연층 및 제 1 도전형의 반도체층으로 이루어진 SOI(Silicon On Insulator) 기판과, 상기 반도체층 상의 소정 부분에 게이트산화막을 개재시켜 형성된 게이트와, 상기 게이트 상에 형성된 캡절연층과, 상기 게이트의 양측에 상기 반도체층 및 상기 매립절연층이 제거되어 상기 반도체기판을 노출시키는 접촉홀과, 상기 접촉홀 내의 선택적으로 형성된 에피택셜층과, 상기 에피택셜층에 소정 높이 까지 제 1 도전형의 불순물이 도핑되어 형성된 접촉플러그와, 상기 반도체층과 상기 접촉플러그 상의 상기 에피택셜층에 제 2 도전형의 불순물이 도핑되어 형성된 불순물영역을 포함한다. 따라서, 소자 동작시 핫 캐리어에 의해 발생되는 정공 또는 전자가 접촉플러그를 통해 반도체기판으로 빠져 나가 축적되지 않으므로 플로팅 보디 효과를 방지할 수 있으며, 또한, 접촉플러그는 고농도의 제 2 불순물영역을 에워싸므로 공핍층이 확대되지 않도록하여 단채널 효과를 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, wherein a silicon on insulator (SOI) substrate comprising a semiconductor substrate, a buried insulating layer, and a first conductive semiconductor layer is formed through a gate oxide film on a predetermined portion of the semiconductor layer. A gate, a cap insulating layer formed on the gate, contact holes for removing the semiconductor layer and the buried insulating layer on both sides of the gate to expose the semiconductor substrate, and an epitaxial layer selectively formed in the contact hole; And a contact plug formed by doping a first conductive dopant to a predetermined height in the epitaxial layer, and an impurity region formed by doping a second conductive dopant in the epitaxial layer on the semiconductor layer and the contact plug. do. Therefore, since the holes or electrons generated by the hot carriers do not escape to the semiconductor substrate through the contact plugs and accumulate during the device operation, the floating body effect can be prevented, and the contact plugs also surround the high concentration of the second impurity region. Therefore, the short channel effect can be prevented by preventing the depletion layer from expanding.
Description
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히, 매립절연층을 갖는 반도체장치 및 그의 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having a buried insulating layer and a method for manufacturing the same.
반도체장치가 고집적화됨에 따라 인접하는 소자들 사이의 이격 거리가 작아지게 된다. 인접하는 소자들 사이의 이격 거리가 작아짐에 따라 원하지 않는 전기적 결합이 발생된다. 이러한 원하지 않는 전기적 결합으로, 예를 들면, CMOS (Complementary Metal Oxide Semiconductor)에서 NMOS와 PMOS 사이에 기생 바이폴라 트랜지스터가 형성되므로 발생되는 래치 업(latch up) 현상 등이 있다.As semiconductor devices become more integrated, the separation distance between adjacent devices becomes smaller. As the separation distance between adjacent elements becomes smaller, unwanted electrical coupling occurs. Such unwanted electrical coupling may include, for example, a latch up phenomenon caused by the formation of parasitic bipolar transistors between NMOS and PMOS in a complementary metal oxide semiconductor (CMOS).
이러한 문제점을 해결하기 위해 반도체기판 상에 절연층이 형성되고 이 절연층 상에 디플리션영역(depletion layer)으로 사용되는 단결정실리콘층이 얇게 형성된 SOI(Silicon On Insulator) 구조를 갖는 반도체장치가 개발되었다. SOI 구조를 갖는 반도체장치는 SIMOX(Seperation by Implanted Oxygen) 기판 또는 BESOI(Bonded and Etchback SOI) 기판 등을 사용하여 형성된다. 상기에서, SIMOX 기판은 반도체기판 내에 산소(O2) 또는 질소(N)를 이온주입하여 매립 절연층을 형성하므로써 만든다. 또한, BESOI 기판은 SiO2층 또는 Si3N4층 등의 절연층이 형성된 2개의 반도체기판을 녹여 붙인 후 1개의 반도체기판을 소정 두께가 되도록 식각하여 만든다.To solve this problem, a semiconductor device having a silicon on insulator (SOI) structure in which an insulating layer is formed on a semiconductor substrate and a single crystal silicon layer used as a depletion layer is formed on the insulating layer is developed. It became. A semiconductor device having an SOI structure is formed using a SIMOX (Seperation by Implanted Oxygen) substrate or a Bonded and Etchback SOI (BESOI) substrate. In the above, the SIMOX substrate is made by implanting oxygen (O 2 ) or nitrogen (N) into the semiconductor substrate to form a buried insulating layer. In addition, the BESOI substrate is made by melting and bonding two semiconductor substrates having an insulating layer such as a SiO 2 layer or a Si 3 N 4 layer and etching one semiconductor substrate to a predetermined thickness.
상기에서, SOI 구조를 갖는 반도체장치는 절연층에 의해 반도체기판과 단결정실리콘층을 절연시키는 것에 의해 PN 접합을 방지하므로써 기생 바이폴라 트랜지스터의 형성과 같은 원하지 않는 전기적 결합을 방지한다.In the above, the semiconductor device having the SOI structure prevents PN junctions by insulating the semiconductor substrate and the single crystal silicon layer by the insulating layer, thereby preventing unwanted electrical coupling such as the formation of parasitic bipolar transistors.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도이다.1A to 1C are manufacturing process diagrams of a semiconductor device according to the prior art.
도 1a를 참조하면, P형 반도체기판(11) 상의 매립절연층(13) 상에 위치하는 P형의 반도체층(15)의 소정 부분에 STI(Shallow Trench Isolation) 방법으로 소자들의 활성영역을 한정하는 필드산화막(17)을 형성한다. 상기에서, 필드산화막(17)은 LOCOS (Local Oxidation of Silicon) 방법으로도 형성할 수 있으며 매립절연층(13)과 접촉되도록 형성한다. 반도체기판(11) 상에 매립절연층(13) 및 반도체층(15)은 SIMOX 방법 또는 BE 방법으로 형성된다.Referring to FIG. 1A, active regions of devices are defined by a shallow trench isolation (STI) method in a predetermined portion of a P-type semiconductor layer 15 positioned on a buried insulating layer 13 on a P-type semiconductor substrate 11. A field oxide film 17 is formed. In the above description, the field oxide layer 17 may also be formed by a local oxide of silicon (LOCOS) method and may be formed to contact the buried insulating layer 13. The buried insulating layer 13 and the semiconductor layer 15 are formed on the semiconductor substrate 11 by the SIMOX method or the BE method.
도 1b를 참조하면, 반도체층(15) 표면에 열산화에 의해 게이트산화막(19)을 형성한다. 그리고, 필드산화막(17) 및 게이트산화막(19) 상에 불순물이 도핑된 비정질실리콘 또는 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 실리콘층(21)을 형성한 후, 이 실리콘층(21) 상에 질화실리콘 또는 산화실리콘을 증착하여 층간절연층(23)을 형성한다.Referring to FIG. 1B, a gate oxide film 19 is formed on the surface of the semiconductor layer 15 by thermal oxidation. The silicon layer 21 is formed by depositing amorphous silicon or polycrystalline silicon doped with impurities on the field oxide film 17 and the gate oxide film 19 by chemical vapor deposition (hereinafter, referred to as CVD). After that, silicon nitride or silicon oxide is deposited on the silicon layer 21 to form an interlayer insulating layer 23.
층간절연층(23) 및 실리콘층(21)을 반도체층(15) 상의 소정 부분에만 잔류하도록 포토리쏘그래피(photolithography) 방법으로 패터닝한다. 이 때, 잔류하는 실리콘층(21)은 게이트가 된다.The interlayer insulating layer 23 and the silicon layer 21 are patterned by photolithography so that only a predetermined portion of the semiconductor layer 15 remains. At this time, the remaining silicon layer 21 becomes a gate.
도 1c를 참조하면, 게이트(21)를 마스크로 사용하여 반도체층(15)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(25)을 형성한다. 이 때, 반도체층(15)의 불순물영역(25) 사이는 채널이 된다.Referring to FIG. 1C, by using a gate 21 as a mask, ion implantation of high concentrations of N-type impurities such as an asic or phosphorus (P) into the semiconductor layer 15 is used as a source and a drain region. The impurity region 25 is formed. At this time, the impurity regions 25 of the semiconductor layer 15 become channels.
상술한 바와 같이 종래에는 매립절연층 상에 위치하는 반도체층은 이 매립층과 접촉되게 형성하는 필드산화막에 의해 소자의 활성영역이 한정되고, 이 한정된 활성영역 내에 소자를 형성하였다.As described above, in the conventional semiconductor layer located on the buried insulating layer, the active region of the device is defined by the field oxide film formed in contact with the buried layer, and the device is formed in the limited active area.
그러나, 상술한 종래 기술에 따른 반도체장치는 필드산화막을 매립절연층과 접촉되게 형성하므로 소자 동작시 핫 캐리어에 의해 발생되는 정공이 소오스영역과 채널영역의 접합면에 축적되어 기생 바이폴라 트랜지스터가 형성되는 플로팅 보디 효과(floating body effect)가 발생되는 문제점이 있었다. 또한, 소자 동작시 소오스 및 드레인영역의 공핍층이 확대되어 단채널 효과(short channel effect)가 발생되는 문제점이 있었다.However, in the semiconductor device according to the related art described above, the field oxide film is formed in contact with the buried insulating layer, so that holes generated by hot carriers are accumulated at the junction between the source region and the channel region during device operation to form a parasitic bipolar transistor. There has been a problem that a floating body effect occurs. In addition, there is a problem in that a short channel effect occurs because the depletion layers of the source and drain regions are enlarged during device operation.
따라서, 본 발명의 목적은 플로팅 보디 효과를 방지할 수 있는 반도체장치 및 그의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor device and a manufacturing method thereof capable of preventing the floating body effect.
본 발명의 다른 목적은 단채널 효과를 방지할 수 있는 반도체장치 및 그의 제조방법을 제공함에 있다.Another object of the present invention is to provide a semiconductor device and a manufacturing method thereof capable of preventing short channel effects.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치는 반도체기판과 매립절연층 및 제 1 도전형의 반도체층으로 이루어진 SOI(Silicon On Insulator) 기판과, 상기 반도체층 상의 소정 부분에 게이트산화막을 개재시켜 형성된 게이트와, 상기 게이트 상에 형성된 캡절연층과, 상기 게이트의 양측에 상기 반도체층 및 상기 매립절연층이 제거되어 상기 반도체기판을 노출시키는 접촉홀과, 상기 접촉홀 내의 선택적으로 형성된 에피택셜층과, 상기 에피택셜층에 소정 높이 까지 제 1 도전형의 불순물이 도핑되어 형성된 접촉플러그와, 상기 반도체층과 상기 접촉플러그 상의 상기 에피택셜층에 제 2 도전형의 불순물이 도핑되어 형성된 불순물영역을 포함한다.A semiconductor device according to the present invention for achieving the above object is a silicon on insulator (SOI) substrate consisting of a semiconductor substrate, a buried insulating layer and a first conductive semiconductor layer, and a gate oxide film on a predetermined portion of the semiconductor layer; A gate formed, a cap insulating layer formed on the gate, contact holes for removing the semiconductor layer and the buried insulating layer on both sides of the gate to expose the semiconductor substrate, and an epitaxial layer selectively formed in the contact hole. And a contact plug formed by doping a first conductive dopant to a predetermined height in the epitaxial layer, and an impurity region formed by doping a second conductive dopant in the epitaxial layer on the semiconductor layer and the contact plug. Include.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판과 매립절연층 및 제 1 도전형의 반도체층으로 이루어진 SOI(Silicon On Insulator) 기판의 상기 반도체층 상에 게이트 및 캡절연층을 형성하는 공정과, 상기 게이트의 측면에 측벽을 형성하는 공정과, 상기 반도체층 상에 상기 게이트 및 캡절연층의 표면을 덮도록 제 1 및 제 2 식각정지층을 형성하고 상기 제 2 식각정지층의 상기 게이트의 측면과 대응하는 부분에 측벽을 형성하는 공정과, 상기 제 2 식각정지층 상에 상기 측벽이 노출되도록 마스크층을 형성하는 공정과, 상기 측벽을 선택적으로 제거하고 상기 마스크층을 마스크로 사용하여 상기 반도체기판이 노출되도록 상기 제 1 및 제 2 식각정지층의 노출된 부분을 선택적으로 제거하는 공정과, 상기 반도체층의 노출된 부분과 상기 매립절연층을 상기 제 1 식각정지층이 노출되도록 이방성식각하여 상기 반도체기판을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 선택적으로 에피택셜층을 형성하면서 상기 에피택셜층의 소정 높이 까지 제 1 도전형의 불순물을 도핑하여 접촉플러그를 형성하는 공정과, 상기 제 1 식각정지층을 제거하고 상기 반도체층에 제 2 도전형의 불순물을 고농도로 이온 주입하여 불순물영역을 형성하는 공정을 구비한다.A semiconductor device manufacturing method according to the present invention for achieving the above object is a gate and cap insulating layer on the semiconductor layer of a silicon on insulator (SOI) substrate consisting of a semiconductor substrate, a buried insulating layer and a first conductive semiconductor layer Forming a sidewall, and forming a sidewall on the side of the gate; forming a first and a second etch stop layer on the semiconductor layer to cover surfaces of the gate and the cap insulating layer; Forming a sidewall at a portion corresponding to a side of the gate of the layer, forming a mask layer to expose the sidewall on the second etch stop layer, selectively removing the sidewall and removing the mask layer Selectively removing the exposed portions of the first and second etch stop layers so as to expose the semiconductor substrate using a mask; Anisotropically etching the powder and the buried insulating layer to expose the first etch stop layer, thereby forming contact holes exposing the semiconductor substrate, and selectively forming an epitaxial layer in the contact holes, Forming a contact plug by doping an impurity of a first conductivity type to a height, and forming an impurity region by removing the first etch stop layer and ion implanting impurities of a second conductivity type into the semiconductor layer at a high concentration. It is provided.
도 1a 내지 도 2c는 종래 기술에 따른 반도체장치의 제조공정도1A to 2C are manufacturing process diagrams of a semiconductor device according to the prior art.
도 2는 본 발명에 따른 반도체장치의 단면도2 is a cross-sectional view of a semiconductor device according to the present invention.
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 제조 공정도3A to 3E are manufacturing process diagrams of a semiconductor device according to the present invention.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체장치의 단면도이다.2 is a cross-sectional view of a semiconductor device according to the present invention.
본 발명에 따른 반도체장치는 P형 반도체기판(31) 상에 매립절연층(33)이 형성되고, 이 매립절연층(33) 상에 P형의 불순물이 도핑된 반도체층(35)이 형성된다. 상기에서 매립절연층(33) 및 반도체층(35)은 SIMOX 방법 또는 BE 방법으로 형성된다. 또한, 반도체층(35)은 에피택셜층으로 형성될 수도 있다.In the semiconductor device according to the present invention, a buried insulating layer 33 is formed on a P-type semiconductor substrate 31, and a semiconductor layer 35 doped with P-type impurities is formed on the buried insulating layer 33. . The buried insulating layer 33 and the semiconductor layer 35 are formed by the SIMOX method or the BE method. In addition, the semiconductor layer 35 may be formed as an epitaxial layer.
반도체층(35) 상의 소정 부분에 게이트산화막(37)을 개재시켜 게이트(39) 및 캡절연층(41)이 적층되어 형성된다. 그리고, 게이트(39) 및 캡절연층(41)의 측면에 측벽(57)이 형성된다. 상기에서 측벽(57)은 산화실리콘, 질화실리콘, 다결정실리콘 또는 비정질실리콘으로 형성된다.The gate 39 and the cap insulating layer 41 are stacked by interposing a gate oxide film 37 on a predetermined portion of the semiconductor layer 35. The sidewalls 57 are formed on the side surfaces of the gate 39 and the cap insulating layer 41. In the above, the side wall 57 is formed of silicon oxide, silicon nitride, polycrystalline silicon, or amorphous silicon.
측벽(51) 하부에 반도체층(35) 및 매립절연층(33)이 제거되어 반도체기판(31)을 노출시키는 접촉홀(51)이 형성되며, 이 접촉홀(51) 내에 반도체기판(31) 및 반도체층(35)과 동일하게 P형의 불순물이 도핑된 접촉플러그(53)와 LDD(Lightly Doped Drain)영역을 이루는 N형의 불순물이 저농도로 도핑된 제 1 불순물영역(55)이 형성된다. 상기에서 접촉플러그(53)와 제 1 불순물영역(55)은 에피택셜 방법에 의해 형성되는 것으로 접촉플러그(51)는 보론(B) 또는 BF2등의 P형 불순물이 1×1013∼1×1014/㎠ 정도로 인-시튜 도핑(in-site doping)하므로써 형성된다. 또한, 제 1 불순물영역(55)은 에피택셜 성장 후에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 저농도로 인-시튜 도핑(in-site doping)하거나 또는 이온 주입하므로써 형성된다.The semiconductor layer 35 and the buried insulating layer 33 are removed below the sidewall 51 to form a contact hole 51 exposing the semiconductor substrate 31. The semiconductor substrate 31 is formed in the contact hole 51. And a contact impurity doped with P-type impurities and a first impurity region 55 doped with a low concentration of N-type impurities forming an LDD (Lightly Doped Drain) region, similarly to the semiconductor layer 35. . Contact plug 53 and the first impurity region 55 is in contact with the plug 51 to be formed by epitaxial methods are boron (B) or BF 2 is P-type impurity such as 1 × 10 13 ~1 × It is formed by in-site doping on the order of 10 14 / cm 2. In addition, the first impurity region 55 is formed by in-site doping or ion implantation of an N-type impurity such as an asic (As) or phosphorus (P) at low concentration after epitaxial growth. .
반도체층(35)의 게이트(39) 및 측벽(57)이 형성되지 않은 노출된 부분에 소오스 및 드레인영역으로 사용되는 N형의 불순물이 고농도로 도핑된 제 2 불순물영역(59)이 매립절연층(33)과 접촉되게 형성된다. 상기에서 반도체층(35)의 게이트(37)는 채널영역이 된다.A buried insulating layer includes a second impurity region 59 doped with a high concentration of N-type impurities used as a source and a drain region in an exposed portion where the gate 39 and the sidewalls 57 of the semiconductor layer 35 are not formed. It is formed in contact with 33. In the above, the gate 37 of the semiconductor layer 35 becomes a channel region.
상술한 구조의 반도체장치는 소자 동작시 핫 캐리어에 의해 발생되는 정공 또는 전자가 접촉플러그(53)를 통해 반도체기판(31)으로 빠져 나가 축적되지 않도록하여 플로팅 보디 효과를 방지할 수 있다. 또한, 접촉플러그(53)는 고농도의 제 2 불순물영역(59)을 에워싸므로 공핍층이 확대되지 않도록하여 단채널 효과를 방지할 수 있다.In the semiconductor device having the above-described structure, holes or electrons generated by hot carriers do not escape to the semiconductor substrate 31 through the contact plugs 53 and accumulate therein, thereby preventing the floating body effect. In addition, since the contact plug 53 surrounds the second impurity region 59 having a high concentration, the short-circuit effect can be prevented by preventing the depletion layer from expanding.
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 제조 공정도이다.3A to 3E are manufacturing process diagrams of a semiconductor device according to the present invention.
도 3a를 참조하면, P형 반도체기판(31) 상에 매립절연층(33)이 형성되고, 이 매립절연층(33) 상에 P형의 불순물이 도핑된 반도체층(35) 상에 열산화 방법에 의해 게이트산화막(37)을 형성한다. 그리고, 게이트산화막(37) 상에 불순물이 도핑된 다결정실리콘과 질화실리콘을 CVD 방법으로 순차적으로 증착하고 제 1 반도체층(35) 상의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트(39)를 형성한다. 상기에서 게이트(39) 상에 잔류하는 질화실리콘은 캡절연층(41)이 된다. 상기에서 게이트(39)를 다결정실리콘 대신 비정질실리콘으로 형성할 수도 있다.Referring to FIG. 3A, a buried insulating layer 33 is formed on the P-type semiconductor substrate 31, and thermal oxidation is performed on the semiconductor layer 35 doped with P-type impurities on the buried insulating layer 33. The gate oxide film 37 is formed by the method. In addition, polycrystalline silicon and silicon nitride doped with impurities on the gate oxide film 37 are sequentially deposited by a CVD method, and the gate 39 is patterned by photolithography so as to remain only in a predetermined portion on the first semiconductor layer 35. To form. In the above, the silicon nitride remaining on the gate 39 becomes the cap insulating layer 41. In the above, the gate 39 may be formed of amorphous silicon instead of polycrystalline silicon.
상기에서 반도체기판(31) 상에 매립절연층(33) 및 제 1 반도체층(35)은 SIMOX 방법 또는 BE 방법으로 형성된다.In the above, the buried insulating layer 33 and the first semiconductor layer 35 are formed on the semiconductor substrate 31 by the SIMOX method or the BE method.
도 3b를 참조하면, 반도체층(35) 상에 게이트(39) 및 캡절연층(41)의 표면을 덮도록 질화실리콘과 산화실리콘을 CVD 방법으로 순차적으로 증착하여 제 1 및 제 2 식각정지층(43)(45)을 형성한다. 그리고, 제 2 식각정지층(45)의 게이트(39)의 측면과 대응하는 부분에 제 1 측벽(47)을 형성한다. 상기에서 제 1 측벽(47)은 제 2 식각정지층(45) 상에 질화실리콘을 CVD 방법으로 증착한 후 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등으로 에치백하므로써 형성된다.Referring to FIG. 3B, silicon nitride and silicon oxide are sequentially deposited by a CVD method to cover the surfaces of the gate 39 and the cap insulating layer 41 on the semiconductor layer 35, and thus, the first and second etch stop layers. (43) (45) are formed. The first sidewall 47 is formed at a portion corresponding to the side surface of the gate 39 of the second etch stop layer 45. The first sidewall 47 is formed by depositing silicon nitride on the second etch stop layer 45 by a CVD method and then etching back by a reactive ion etching (hereinafter referred to as RIE) method. .
도 3c를 참조하면, 제 2 식각정지층(45) 및 제 1 측벽(47) 상에 다결정실리콘 또는 비정질실리콘을 증착한 후 제 1 측벽(47)이 노출되도록 화학-기계적연마(Chemical- Mechanical Polishing : CMP) 방법 또는 RIE 방법으로 에치백하여 마스크층(49)을 형성한다.Referring to FIG. 3C, after depositing polysilicon or amorphous silicon on the second etch stop layer 45 and the first sidewall 47, chemical-mechanical polishing is performed to expose the first sidewall 47. : Mask layer 49 is formed by etching back by CMP) or RIE method.
제 1 측벽(47)을 습식 식각 방법으로 선택적으로 제거한다. 이 때, 제 2 식각정지층(45)은 제거되지 않고 제 1 식각정(43) 및 캡절연층(41)이 제거되는 것을 방지한다. 그리고, 마스크층(49)을 마스크로 사용하여 제 1 및 제 2 식각정지층(43)(45)의 노출된 부분을 제거하여 반도체기판(31)을 노출시킨다.The first sidewall 47 is selectively removed by a wet etching method. At this time, the second etch stop layer 45 is not removed and the first etch stop 43 and the cap insulating layer 41 are prevented from being removed. Then, the exposed portions of the first and second etch stop layers 43 and 45 are removed using the mask layer 49 as a mask to expose the semiconductor substrate 31.
도 3d를 참조하면, 노출된 부분의 반도체층(35) 및 매립절연층(33)을 RIE 방법 또는 플라스마식각 방법에 의해 반도체기판(31)이 노출되도록 이방성식각하여 접촉홀(51)을 형성한다. 상기에서 반도체층(35)이 식각될 때 마스크층(49)도 제거되며, 또한, 매립절연층(33)이 식각될 때 제 2 식각정지층(45)도 제거되어 제 1 식각정지층(43)이 노출된다.Referring to FIG. 3D, the contact hole 51 is formed by anisotropically etching the exposed semiconductor layer 35 and the buried insulating layer 33 to expose the semiconductor substrate 31 by the RIE method or the plasma etching method. . When the semiconductor layer 35 is etched, the mask layer 49 is also removed, and when the buried insulating layer 33 is etched, the second etch stop layer 45 is also removed to form the first etch stop layer 43. ) Is exposed.
접촉홀(51)에 의해 반도체기판(31)의 노출된 부분에 선택적으로 에피택셜 방법으로 반도체기판(31) 및 반도체층(35)과 동일한 P형으로 도핑된 접촉플러그(53)와 N형의 불순물이 저농도로 도핑된 LDD 영역을 이루는 제 1 불순물영역(55)을 형성한다. 상기에서 접촉플러그(53)는 보론(B) 또는 BF2등의 P형 불순물을 1×1013∼1×1014/㎠ 정도로 인-시튜 도핑(in-site doping)하므로써 형성된다. 또한, 제 1 불순물영역(55)은 에피택셜 성장 후에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 저농도로 인-시튜 도핑(in-site doping)하거나 또는 이온 주입하므로써 형성된다.N-type contact plugs 53 doped with the same P-type as the semiconductor substrate 31 and the semiconductor layer 35 in an epitaxial manner selectively to the exposed portions of the semiconductor substrate 31 by the contact holes 51. A first impurity region 55 is formed to form an LDD region in which impurities are lightly doped. The contact plug 53 is formed by in-site doping of P-type impurities such as boron (B) or BF 2 to about 1 × 10 13 to 1 × 10 14 / cm 2. In addition, the first impurity region 55 is formed by in-site doping or ion implantation of an N-type impurity such as an asic (As) or phosphorus (P) at low concentration after epitaxial growth. .
도 3e를 참조하면, 제 1 식각정지층(43)을 제거하여 반도체층(39)을 노출시킨다. 그리고, 게이트(39)의 측면에 산화실리콘으로 이루어진 제 2 측벽(57)을 형성한다. 상기에서 제 2 측벽(57)은 반도체층(35) 상에 게이트(39) 및 캡절연층(41)을 덮도록 산화실리콘을 CVD 방법으로 증착한 후 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등으로 에치백하므로써 형성된다. 상기에서 제 2 측벽(57)을 질화실리콘, 다결정실리콘 또는 비정질실리콘으로 형성할 수도 있다.Referring to FIG. 3E, the first etch stop layer 43 is removed to expose the semiconductor layer 39. A second sidewall 57 made of silicon oxide is formed on the side of the gate 39. The second sidewall 57 is formed by depositing silicon oxide by CVD to cover the gate 39 and the cap insulation layer 41 on the semiconductor layer 35. It is formed by etching back by a method or the like. The second sidewall 57 may be formed of silicon nitride, polycrystalline silicon, or amorphous silicon.
캡절연층(41) 및 제 2 측벽(57)을 마스크로 사용하여 반도체층(35)의 노출된 부분에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 제 2 불순물영역(59)을 형성한다. 이 때, 반도체층(35)의 불순물이 도핑되지 않은 부분은 채널 영역이 된다.By using the cap insulating layer 41 and the second sidewall 57 as a mask, ion-implanted impurities of N-type, such as ashen (As) or phosphorus (P), are implanted at high concentration into the exposed portions of the semiconductor layer 35. The second impurity region 59 used as the source and drain regions is formed. At this time, a portion of the semiconductor layer 35 that is not doped with impurities is a channel region.
따라서, 본 발명은 소자 동작시 핫 캐리어에 의해 발생되는 정공 또는 전자가 접촉플러그를 통해 반도체기판으로 빠져 나가 축적되지 않으므로 플로팅 보디 효과를 방지할 수 있으며, 또한, 접촉플러그는 고농도의 제 2 불순물영역을 에워싸므로 공핍층이 확대되지 않도록하여 단채널 효과를 방지할 수 있는 잇점이 있다.Therefore, the present invention can prevent the floating body effect because holes or electrons generated by the hot carriers do not escape to the semiconductor substrate through the contact plugs during the operation of the device. Because it encloses the depletion layer, the short channel effect can be prevented by expanding the depletion layer.
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| KR1019970071272A KR100271790B1 (en) | 1997-12-20 | 1997-12-20 | Semiconductor device and fabricating method thereof |
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| KR100673108B1 (en) * | 2004-08-11 | 2007-01-22 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
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1997
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