KR19990050436A - 전계 방출 소자의 팁의 저항층 형성 방법 - Google Patents

Abstract

본 발명은 전계 방출 소자 (Field Emitter Device)를 위한 팁 제작에 관한 것으로, 팁의 기둥부분을 전류제한을 위한 저항층으로 사용하려고 할 때, 저항의 크기를 자유롭게 조절할 수 있는 방법에 관한 것이다. 실리콘이나 비정질 실리콘 혹은 폴리 실리콘 등으로 팁을 만드는 과정에서 첫번째 단계에서 등방성 식각을 하여 팁의 모양을 형성하고, LTO(Low Temperature Oxide)나 기타 측벽증착특성이 우수한 방법으로 측벽(side-wall)의 두께를 자유롭게 조절, 다음 단계에서 비등방성 식각을 하여 기둥부분의 반지름을 조절할 수 있다. 이러한 방법은 기둥부분의 높이와 반지름을 측벽 산화막의 두께와 식각시간으로 자유롭게 조절할 수 있어서 원하는 저항값을 쉽게 조절할 수 있다. 이는 전계 방출 소자의 방출 전류를 안정화시키는 데 유용한 기술이 될 것이다.

Description

전계 방출 소자의 팁의 저항층 형성 방법

본 발명은 전계 방출 소자 (field emission device, field emitter)에서 방출 전류의 요동(fluctuation)을 줄이고 원하는 전류량을 안정적으로 얻기 위한 팁 제작 기술에 관한 것이다.

지금까지 이러한 목적으로 팁을 제작하는 일반적인 방법은 도 1에 도시된 바와같이 전도성 기판(15)에 저항층(13)을 형성하고, 게이트 절연막(12)과 게이트(11)를 형성한 후 홀을 만들어 금속 팁(14)을 형성하는 것이다. 여기서, 게이트 절연막(12)과 게이트(11)를 증착 한 상태에서 홀을 만들어 e-빔 증착방법을 이용하여 팁(14)을 형성한다. 혹은 상기 과정에서 저항층을 형성한 후, 팁을 이루는 물질을 증착하고 식각방법으로 팁을 형성한다. 그 후 게이트 절연막과 게이트를 형성하고 에치-백 방법을 이용하여 게이트 홀을 형성하여 도 1과 같은 구조를 만든다.

이와같이 종래의 다른 방법으로는 저항층을 형성하고 실리콘을 식각 방법을 이용하여 팁을 형성하는 경우도 있다. 이러한 방법들은 저항층으로 대개 비정질 실리콘을 사용하는 경우가 대부분인 데, 이용하려는 박막을 따로 증착하여야 하며 소자분리를 위해서는 따로 식각을 해주거나 증착과정에서 이러한 분리를 목적으로 추가적인 공정이 필요하다.

이러한 방법에서는 저항층의 저항을 조절하기 위해서는 두께를 조절할 수 밖에 없다. 그러므로 공정상에서 저항값을 조절할 수 있는 공정변수(parameter)가 적어서 조절의 정확성에 문제가 있다. 또한 이러한 방법에서 크게 문제가 되는 것은 각 픽셀에서 중심부분과 외곽부분의 저항이 다르게 나타나는 것이다. 이것은 픽셀 내의 각 위치에서 방출전류량이 다르게 되는 결과를 나타내게 되어 소자의 신뢰성을 떨어뜨리게 된다.

종래 전계 방출 소자의 팁 제작에서 저항층의 형성 방법은 비정질 실리콘 등을 전도성 기판 전체에 일정한 두께로 증착한 후 소자분리를 위해 각 픽셀별로 식각하는 방법이다. 이러한 방법은 저항값을 증착한 박막의 두께로만 조절해야 하므로 공정상의 자유도가 낮다는 단점이 있으며, 저항층을 따로 증착하여야 하고 소자분리를 위한 식각공정이 필요하다. 또한 각 픽셀의 중심부분과 외곽부분의 저항값이 차이가 나서 한 픽셀 내에서의 각 위치에서 방출전류량이 다른 단점을 갖는다.

본 발명은 상기와 같은 종래 전계 방출 소자의 팁 제작에서 나타나는 문제점을 해결하기 위해 기존의 팁 형성과정에서 일부분을 간단히 변환 이러한 저항층을 형성할 수 있도록 하는 것에 관한 것이다. 즉, 팁의 기둥에 해당하는 부분의 두께를 측벽 산화막을 이용 기둥의 높이뿐만 아니라 그 원통의 반지름까지 쉽게 조절하여 저항값을 조절할 수 있도록 하는 것이다. 이러한 방법은 궁극적으로 전계 방출 소자에서 전류가 안정적으로 방출될 수 있도록 하며 전류의 요동을 줄일 수 있는 방법이다.

도 1은 종래의 전계 방출 소자의 팁 구조를 보인 단면도.

도 2a 내지 도 2f는 본 발명에 의한 전계 방출 소자의 팁 제작 방법을 보인 공정도로서,

도 2a는 전도성 기판에 도핑되지 않은 비정질 실리콘과 도핑된 비정질 실리콘을 증착한 후, 산화막 디스크로 마스크를 만든 모양.

도 2b는 실리콘을 등방성 식각한 후의 모양.

도 2c는 저온산화막(LTO, Low Temperature Oxide)를 이용, 측벽산화막을 만든 모양.

도 2d는 측벽산화막을 비등방성식각을 통해 제거한 모양.

도 2e는 2d의 남아 있는 산화막을 마스크로 이용, 비등방성 실리콘 식각을 한 모양.

도 2f는 팁의 제작 후 게이트 절연막과 게이트를 형성하여 삼극구조를 만든 모양.

＜도면의 주요부분에 대한 부호의 설명＞

11: 게이트 금속 12: 게이트 절연막

13: 저항층 14: 금속팁

15: 전도성 기판 21: 전도성 기판

22: 도핑되지 않은 비정질 실리콘

23: 도핑된 비정질 실리콘

24: 마스크로 사용되는 실리콘 산화막

25: 측벽형성을 위한 저온산화막

26: 게이트 절연막

27: 게이트 금속

본 발명에 의한 전계 방출 소자의 팁 제작 공정은 도 2a 내지 도 2f에 도시되어 있다.

우선 전도성 기판(21)위에 저항층으로 사용할 비정질 실리콘층(22)과 전자방출층 또는 에미터로 사용될, 원추형 팁을 제작하는데 사용될 비정질 실리콘층(23)을 연속적으로 증착한다(도 2a). 여기에서 저항층 물질로는 비정질 실리콘 이외에 다결정 실리콘, 반도체층, 금속-반도체 합금층 등을 사용할 수 있으며, 에미터 물질로 금속, 반도체, 다이아몬드, 다이아몬드상 탄소, 금속질화물, 금속탄화물 등 저일함수 물질을 사용할 수 있다.

이 위에 식각을 위한 마스크(24)를 실리콘 산화막과 같은 물질을 이용하여 형성한 후, 도 2a와 같이 디스크 모양을 형성한다.

이러한 산화막 마스크(24)를 이용하여 플라즈마를 이용, 등방성 식각을 수행한다. 이 식각의 결과는 도 2(b)에서와 같이 산화막 디스크(24)의 하부에 팁(23')이 형성된다.

다음 단계에서 측벽 증착특성이 좋은 LTO(Low Temperauture Oxide, 저온 산화막)나 CVD(Chemical Vapor Deposition, 화학기상증착) 방법 등을 이용 등방적으로 식각된 팁(23')의 표면을 감싸도록 측벽 산화막(25)을 증착한다. 이렇게 증착한 측벽 산화막(25)은 다음의 실리콘 식각 시 발생하는 식각 잔유물을 실리콘의 표면이 아닌 측벽 산화막(25)에 달라붙게 만들어 이후 불산 용액 등을 이용, 용이하게 제거할 수 있게 한다(도 2c).

다음은 도 2d와 같이 측벽 산화막(25)을 비등방성 식각하는 단계이다. 이 단계에서는 팁(23') 이외의 표면에는 측벽 산화막(25)이 남지 않도록 하고 처음의 산화막 디스크(24)와 그 디스크(24) 옆면에 형성된 측벽 산화막(25')이 동시에 마스크(mask)로 작용하도록 식각하는 것이다.

결국 도 2d에서와 같이 도핑되지 않은 비정질 실리콘(22) 표면의 산화막은 제거되고 팁(23') 주변에서 처음의 산화막 디스크(24)와 그 디스크(24) 옆면에 형성된 측벽 산화막(25')에 의해 마스킹 부분의 산화막만 남게 된다.

이러한 상태에서 다음의 단계에서는 도 2e와 같이 비등방성 실리콘 식각을 수행한다. 이 경우, 결과적으로 처음의 산화막 디스크(24)와 그 디스크(24) 옆면에 형성된 측벽 산화막(25')이 마스크로 작용하여 원통형의 팁 기둥(22')이 형성되게 된다.

그리고, 불산에 담가서 마스크 산화막과 측벽 산화막을 제거하고 팁을 뾰족하게 하는 공정을 수행한다. 이후, 게이트 절연막과 게이트(금속 혹은 풀리실리콘)를 연속적으로 증착한 후 에치-백 공정을 이용하여 게이트 홀을 형성, 최종적으로 도 2f와 같은 구조를 만든다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에서 전계 방출 소자의 팁 제작에서 저항층은 팁 이외에 다른 저항층을 형성하는 것이 아니라 팁 자체를 이용하여 저항값을 얻는 것이다. 우선 저항체로 사용되는 도핑되지 않은 비정질 실리콘 기둥과 그 위에 실제 전자를 방출하는 원추형 팁으로 구성되어 있다. 이러한 구조는 다음과 같은 순서로 만들어 진다. 우선 도핑되지 않은 비정질 실리콘 층을 증착하고 그 위에 도핑된 비정질 실리콘 층을 형성하여 실리콘 산화막등의 마스크를 이용 등방성 식각을 수행한다. 그 후 측벽 산화막을 증착하고 산화막을 비등방성 식각한다. 이렇게 되면 기존의 산화막 마스크에 측벽산화막의 두께가 더해진 마스크가 형성된다. 이렇게 형성된 마스크를 이용 도핑되지 않은 실리콘 층을 비등방성 식각하면 원통형의 저항층이 형성된다.

이러한 방법으로 저항층을 형성하는 경우, 우선 측벽산화막을 형성함으로써 다음의 비등방성 식각에서 발생하는 식각 잔유물을 쉽게 제거할 수 있는 장점이 있다. 실리콘 팁에서와 같이 식각 방법을 이용하는 경우, 소자를 구성하는 전면에서의 식각이 필요하다 이 때, 일반적인 반도체 공정에서와는 달리 식각되는 양이 매우 많아서 식각 잔유물의 생성이 증가하고 이러한 잔유물들은 실리콘 산화막의 밑면이나 등방성식각된 원추형의 목 부분에 집중적으로 달라 붙어서 그 다음 공정의 신뢰성을 떨어뜨리고 있다. 그러므로 측벽산화막을 형성하는 경우 측벽산화막에 이러한 식각잔유물이 달라붙게 되고 이는 측벽산화막을 불산에 담거서 제거할 때 함께 제거되어 다음 공정상에 문제점을 발생시키지 않는다.

다음으로 기존의 기술에서는 비정질 실리콘의 두께만을 가지고 저항값을 조절하지만 본 발명에서는 기둥부분의 높이와 함께 측벽산화막의 두께를 조절하여 기둥부분의 반지름을 조절하여 저항값을 조절하게 되므로 저항값의 조절에서 자유도가 더 크게 된다. 또한 기존의 저항층에서는 각 픽셀 단위에서 중심부분과 외곽부분의 저항이 다르게 나타나지만 본 발명의 경우 팁 자체에 이러한 저항층을 같이 형성하므로 각 팁에서 일정한 저항값을 얻을 수 있다.

이상에서 상세히 설명한 바와같이 본 발명에 의하면, 종래 전계 방출 소자의 팁 제작에서 나타나는 문제점을 해결하여 팁의 기둥에 해당하는 부분의 두께를 측벽 산화막을 이용 기둥의 높이뿐만 아니라 그 원통의 반지름까지 쉽게 조절하여 저항값을 조절할 수 있는 효과가 있다. 또한, 이러한 방법은 궁극적으로 전계 방출 소자에서 전류가 안정적으로 방출될 수 있도록 하며 전류의 요동을 줄일 수 있는 효과가 수반된다.

Claims (6)

1. 전도성 기판 위에 저항층과 전계방출층을 연속으로 증착하고, 마스킹층을 형성한 후 패터닝하고, 상기 전계방출층을 등방성 식각하는 단계;

   절연층을 전면에 증착하고 비등방성 식각을 하여 측벽층을 형성한 후, 상기 마스킹층과 측벽산화막을 마스크로하여 저항층을 식각하여 에미터 팁의 아래에 실린더 형태의 저항층을 형성한 후 팁을 첨예화하는 단계;

   를 포함하여 이루어진 것을 특징으로 하는 전계 방출 소자의 팁의 저항층 형성방법.
2. 제 1 항에 있어서, 상기 측벽산화막을 형성할 때,

   증착시 막의 두께를 조절하여, 저항층의 기둥부분의 반지름을 자유롭게 조절하여 저항값을 조절하는 것을 특징으로 하는 전계 방출 소자의 팁의 저항층 형성방법.
3. 제 1 항에 있어서, 에미터 물질로 금속, 반도체, 다이아몬드, 다이아몬드상 탄소, 금속질화물 또는 금속탄화물 등의 저일함수 물질로 이루어진 것을 특징으로 하는 전계 방출 소자의 팁의 저항층 형성방법.
4. 제 1 항에 있어서, 상기 저항층 물질로는,

   비정질실리콘, 다결정실리콘, 반도체층, 금속-반도체 합금층 중 어느 하나의 물질로 이루어진 것을 특징으로 하는 전계 방출 소자의 팁의 저항층 형성방법.
5. 제 1 항에 있어서, 연속공정으로 팁을 형성할 때,

   두 식각공정 사이에 측벽막을 이용, 비등방성 식각 시 발생하는 식각 잔유물을 측벽산화막 제거시 함께 제거할 수 있도록 하는 것을 특징으로 하는 전계 방출 소자의 팁의 저항층 형성방법.
6. 전도성 기판 위에 저항층과 전계방출층을 연속으로 증착하고, 마스킹층을 형성한 후 패터닝하고, 상기 전계방출층을 등방성 식각하는 단계;

   절연층을 전면에 증착하고 비등방성 식각을 하여 측벽층을 형성한 후, 상기 마스킹층과 측벽산화막을 마스크로하여 저항층을 식각하여 에미터 팁의 아래에 실린더 형태의 저항층을 형성한 후 팁을 첨예화하는 단계; 로 이루어어진 팁 형성 방법을 이용하여

   에미터(혹은 캐소드)를 형성하고, 게이트 절연막과 게이트 전극을 증착하고 패터닝하여 삼극구조(triode) 전계방출 소자를 제작하는 것을 특징으로 하는 전계 방출 소자의 제조방법.