KR19990042688A

KR19990042688A - Sense amplifier

Info

Publication number: KR19990042688A
Application number: KR1019970063583A
Authority: KR
Inventors: 정영한
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1997-11-27
Filing date: 1997-11-27
Publication date: 1999-06-15
Also published as: KR100280403B1

Abstract

본 발명은 센스증폭기에 관한 것으로, 종래에는 비정상적일 경우에 오류데이터가 래치 및 출력되어 이를 정정할 수 없는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 소스가 전원전압에 각각 접속된 제1,제2피모스트랜지스터와; 게이트에 각각 데이터입력신호(D),( )를 입력받고, 상기 제1피모스트랜지스터의 드레인과 제2피모스트랜지스터의 게이트를 공통접속하여 드레인이 그 공통접속점과 접속된 제1엔모스트랜지스터 및 드레인이 상기 제2피모스트랜지스터의 드레인과 접속된 제2엔모스트랜지스터와; 게이트에 구동신호를 입력받고, 상기 제1,제2엔모스트랜지스터의 소스를 공통접속하여 그 접속점과 접지사이에 접속된 제3엔모스트랜지스터와; 게이트에 균등화신호를 입력받고, 상기 제1,제2엔모스트랜지스터의 드레인사이에 접속된 제3피모스트랜지스터와; 상기 제2엔모스트랜지스터 및 제2피모스트랜지스터의 드레인접속점 출력을 반전하여 출력신호를 출력하는 인버터로 구성되는 센스증폭기에 있어서, 제1제어신호에 따라 상기 제1,제2피모스트랜지스터의 게이트를 접속시키는 제1스위치부와; 제2제어신호에 따라 상기 제2엔모스트랜지스터의 드레인과 제1피모스트랜지스터의 게이트를 접속시키는 제2스위치부를 더 포함하여 센스증폭기를 구성함으로써, 비정상적인 동작에 의해 출력되는 오류데이터를 정정할 수 있는 효과가 있다.The present invention relates to a sense amplifier, and conventionally, there has been a problem that error data is latched and outputted when it is abnormal and it can not be corrected. SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and has as its object to provide a semiconductor device having first and second PMOS transistors whose sources are respectively connected to a power supply voltage; The data input signals D, And a first NMOS transistor having a drain connected to the common connection point and a drain connected to a drain of the second PMOS transistor and a drain connected to the drain of the second PMOS transistor, A second NMOS transistor connected; A third NMOS transistor which receives a driving signal at its gate, connects the sources of the first and second NMOS transistors in common, and is connected between the node and the ground; A third PMOS transistor receiving an equalizing signal at its gate and connected between drains of the first and second NMOS transistors; And an inverter for inverting output of a drain connection point of the second NMOS transistor and a second PMOS transistor to output an output signal, the sense amplifier comprising: a first transistor having a gate connected to the gate of the first and second PMOS transistors A first switch unit for connecting the first switch unit and the second switch unit; And a second switch for connecting the drain of the second NMOS transistor and the gate of the first PMOS transistor in accordance with the second control signal to constitute the sense amplifier, thereby correcting the error data output by the abnormal operation There is an effect.

Description

Sense amplifier

본 발명은 센스증폭기에 관한 것으로, 특히 비정상적인 동작으로 인해 센스증폭기를 통해 래치되어 출력되는 오류데이터를 정정하여 출력하기에 적당하도록 한 센스증폭기에 관한 것이다.The present invention relates to a sense amplifier, and more particularly, to a sense amplifier suitable for correcting and outputting error data that is latched and output through a sense amplifier due to abnormal operation.

종래의 센스증폭기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A conventional sense amplifier will be described in detail with reference to the accompanying drawings.

도1은 종래의 센스증폭기를 보인 회로도로서, 이에 도시한 바와같이 전원전압(VCC)에 소스가 접속된 피모스트랜지스터(PM1)와; 게이트에 데이터입력신호(D)를 입력받고, 그 피모스트랜지스터(PM1)의 드레인과 드레인이 공통접속된 엔모스트랜지스터(NM1)와; 게이트에 구동신호(SAC)를 입력받고, 그 엔모스트랜지스터(NM1)의 소스와 접지(VSS)사이에 접속된 엔모스트랜지스터(NM3)와; 전원전압(VCC)에 소스가 접속되고, 게이트가 상기 피모스트랜지스터(PM1)의 드레인에 접속된 피모스트랜지스터(PM2)와; 게이트에 데이터입력신호( )를 입력받고, 그 피모스트랜지스터(PM2)의 드레인과 엔모스트랜지스터(NM3)의 드레인 사이에 공통접속된 엔모스트랜지스터(NM2)와; 게이트에 균등화신호(SAEQ)를 입력받고, 상기 엔모스트랜지스터(NM1),(NM2)의 드레인 사이에 접속된 피모스트랜지스터(PM3)와; 상기 피모스트랜지스터(PM1)의 게이트와 피모스트랜지스터(PM2)와 엔모스트랜지스터(NM2)의 드레인접속점을 공통접속하고, 그 공통접속점의 출력을 반전하여 센스증폭기의 출력신호(S_OUT)를 출력하는 인버터(INV1)로 구성된다. 이하, 상기한 바와같이 구성되는 종래 센스증폭기의 동작을 입출력파형도인 도2를 참조하여 설명한다.FIG. 1 is a circuit diagram showing a conventional sense amplifier. As shown in FIG. 1, a PMOS transistor PM1 having a source connected to a power supply voltage VCC; An NMOS transistor NM1 receiving a data input signal D at its gate and commonly connected to the drain and the drain of the PMOS transistor PM1; An NMOS transistor NM3 receiving a drive signal SAC at its gate and connected between the source of the NMOS transistor NM1 and the ground VSS; A PMOS transistor PM2 whose source is connected to the power supply voltage VCC and whose gate is connected to the drain of the PMOS transistor PM1; The data input signal ( An NMOS transistor NM2 connected in common between a drain of the PMOS transistor PM2 and a drain of the NMOS transistor NM3; A PMOS transistor PM3 receiving an equalization signal SAEQ at its gate and connected between drains of the NMOS transistors NM1 and NM2; The gate of the PMOS transistor PM1 and the drain connection point of the PMOS transistor PM2 are connected in common to the drain connection point of the NMOS transistor NM2 to invert the output of the common connection point to output the output signal S _OUT of the sense amplifier And an inverter INV1. Hereinafter, the operation of the conventional sense amplifier configured as described above will be described with reference to FIG. 2, which is an input / output waveform diagram.

먼저, 메모리셀에 저장된 데이터는 도2의 파형도에 도시한 바와같이 저전위에서 고전위로 인가되는 워드라인신호(WL)에 의해 선택되고, 이 선택된 데이터가 데이터라인을 통해 센스증폭기의 엔모스트랜지스터(NM1),(NM2) 게이트에 각각 데이터입력신호(D),( )로 입력되며, 이와같은 상태에서 구동신호(SAC)가 고전위로 엔모스트랜지스터(NM3)의 게이트에 입력되어 그 엔모스트랜지스터(NM3)를 턴온시키고, 균등화신호(SAEQ)가 피모스트랜지스터(PM3)의 게이트에 입력되어 그 피모스트랜지스터(PM3)를 턴오프시킴으로써, 데이터입력신호(D),( )의 차이를 증폭하여 출력신호(S_OUT)를 출력하도록 동작한다.First, the data stored in the memory cell is selected by the word line signal WL which is applied to the top of the low potential as shown in the waveform diagram of Fig. 2, and the selected data is transferred to the emmos transistor NM1 and NM2, respectively, the data input signal D, In this state, the drive signal SAC is input to the gate of the NMOS transistor NM3 at a high potential to turn on the NMOS transistor NM3, and the equalization signal SAEQ is applied to the PMOS transistor PM3 And the PMOS transistor PM3 is turned off, whereby the data input signal D, ( And outputs an output signal S _OUT .

즉, 데이터입력신호(D)가 데이터입력신호( )보다 클 경우는 엔모스트랜지스터(NM1)의 턴온량이 커지므로, 피모스트랜지스터(PM1)의 드레인에서 엔모스트랜지스터(NM1)의 드레인으로 흐르는 전류가 증가하여 피모스트랜지스터(PM2) 게이트의 전위가 낮아짐으로써, 그 피모스트랜지스터(PM2)를 턴온시킨다.That is, when the data input signal D is a data input signal The current flowing from the drain of the PMOS transistor PM1 to the drain of the NMOS transistor NM1 increases and the potential of the gate of the PMOS transistor PM2 increases, The PMOS transistor PM2 is turned on.

따라서, 피모스트랜지스터(PM2)의 드레인에는 전원전압(VCC)에 따른 고전위가 나타나고, 이 고전위는 인버터(INV1)를 통해 저전위로 반전되어 출력신호(S_OUT)로 출력된다. 한편, 피모스트랜지스터(PM2)의 드레인측 고전위는 피모스트랜지스터(PM1)의 게이트에 인가되어 그 피모스트랜지스터(PM1)를 턴오프시키므로, 피모스트랜지스터(PM1)의 드레인에 접속된 피모스트랜지스터(PM2)의 게이트는 저전위를 유지하여, 그 피모스트랜지스터(PM2)가 턴온상태를 유지하며, 따라서 출력신호(S_OUT)는 저전위를 래치한다.Therefore, a high potential according to the power supply voltage VCC appears in the drain of the PMOS transistor PM2, and this high potential is inverted to the low potential through the inverter INV1 and output to the output signal S _OUT . On the other hand, the drain-side high potential of the PMOS transistor PM2 is applied to the gate of the PMOS transistor PM1 to turn off the PMOS transistor PM1. Thus, the PMOS transistor PM1, which is connected to the drain of the PMOS transistor PM1, The gate of the transistor PM2 maintains the low potential and the PMOS transistor PM2 maintains the turn-on state, so that the output signal S _OUT latches the low potential.

그리고, 데이터입력신호( )가 데이터입력신호(D)보다 클 경우는 엔모스트랜지스터(NM2)의 턴온량이 커지므로, 턴온되어 있는 엔모스트랜지스터(NM3)를 통한 접지(VSS)에 따른 저전위가 엔모스트랜지스터(NM2)의 드레인에 나타나고, 이 저전위는 인버터(INV1)를 통해 고전위로 반전되어 출력신호(S_OUT)로 출력된다.Then, the data input signal ( The amount of turn-on of the NMOS transistor NM2 becomes large so that the low potential along the ground VSS through the NMOS transistor NM3 which is turned on is larger than the NMOS transistor NM2 And this low potential is inverted to high potential through the inverter INV1 and output to the output signal S _OUT .

한편, 엔모스트랜지스터(NM2)의 턴온량이 커짐에 따라 피모스트랜지스터(PM2)의 드레인에서 엔모스트랜지스터(NM2)의 드레인으로 흐르는 전류가 증가하여 피모스트랜지스터(PM1) 게이트의 전위가 낮아짐으로써, 그 피모스트랜지스터(PM1)를 턴온시킨다. 따라서, 피모스트랜지스터(PM1)의 드레인에는 전원전압(VCC)에 따른 고전위가 나타나고, 이 고전위는 피모스트랜지스터(PM2)의 게이트에 입력되어 그 피모스트랜지스터(PM2)가 턴오프상태를 유지하며, 따라서 출력신호(S_OUT)는 고전위를 래치한다.On the other hand, as the turn-on amount of the NMOS transistor NM2 increases, the current flowing from the drain of the PMOS transistor PM2 to the drain of the NMOS transistor NM2 increases and the potential of the PMOS transistor PM1 gate decreases , And turns on the PMOS transistor PM1. Therefore, a high potential according to the power supply voltage VCC appears in the drain of the PMOS transistor PM1, and this high potential is input to the gate of the PMOS transistor PM2 to turn off the PMOS transistor PM2 So that the output signal S _OUT latches the high potential.

이와같이 출력신호(S_OUT)를 저전위 또는 고전위로 래치할 수 있는 이유는 데이터입력신호(D),( )의 전압레벨 차이가 아주 미세하기 때문이다.The reason why the output signal S _OUT can be latched low or high in this way is that the data input signals D, ) Is very small.

그러나, 상기한 바와같은 종래의 센스증폭기는 짧은 펄스등으로 인해 균등화신호가 워드라인신호보다 먼저 센스증폭기에 입력될 경우에 프리차지(free charge)상태인 데이터입력신호의 노이즈에 의해 오류데이터가 출력되며, 이후 정상적인 데이터가 데이터라인을 통해 입력되더라도 이미 오류데이터를 래치하고 있기 때문에 이를 정정할 수 없는 문제점이 있었다.However, when the equalizing signal is input to the sense amplifier before the word line signal due to a short pulse or the like, the conventional sense amplifier as described above causes error data to be output due to noise of a data input signal in a free charge state And even if the normal data is inputted through the data line, since the error data is already latched, there is a problem that it can not be corrected.

본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 메모리셀에 저장된 데이터를 래치 및 증폭하여 출력하는 센스증폭기가 오류데이터를 출력할 때, 이를 정정할 수 있는 센스증폭기를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to solve the above-mentioned problems, and an object of the present invention is to provide a sense amplifier for latching, amplifying and outputting data stored in a memory cell, .

도1은 종래 센스증폭기를 보인 회로도.1 is a circuit diagram showing a conventional sense amplifier.

도2는 도1에 있어서, 입출력파형도.Fig. 2 is an input / output waveform diagram in Fig.

도3은 본 발명의 일 실시예를 보인 회로도.3 is a circuit diagram showing an embodiment of the present invention.

도4는 도3에 있어서, 정상동작시의 입출력파형도.Fig. 4 is an input / output waveform diagram in normal operation in Fig. 3; Fig.

도5는 도3에 있어서, 비정상동작시의 오류데이터를 수정하는 입출력파형도.Fig. 5 is an input / output waveform diagram for correcting error data in an abnormal operation in Fig. 3; Fig.

***도면의 주요 부분에 대한 부호의 설명***DESCRIPTION OF THE REFERENCE SYMBOLS

VCC:전원전압 VSS:접지VCC: Power supply voltage VSS: Ground

PM1∼PM3:피모스트랜지스터 NM1∼NM3:엔모스트랜지스터PM1 to PM3: PMOS transistors NM1 to NM3:

TG1,TG2:전송게이트 INV1:인버터TG1, TG2: Transfer gate INV1: Inverter

SAEQ:균등화신호 D, :데이터입력신호SAEQ: Equalization signal D, : Data input signal

S_OUT:출력신호 S1,S2:제어신호S _OUT : Output signal S1, S2: Control signal

SAC:구동신호 WL:워드라인신호SAC: driving signal WL: word line signal

상기한 바와같은 본 발명의 목적은 소스가 전원전압에 각각 접속된 제1,제2피모스트랜지스터와; 게이트에 각각 데이터입력신호(D),( )를 입력받고, 상기 제1피모스트랜지스터의 드레인과 제2피모스트랜지스터의 게이트를 공통접속하여 드레인이 그 공통접속점과 접속된 제1엔모스트랜지스터 및 드레인이 상기 제2피모스트랜지스터의 드레인과 접속된 제2엔모스트랜지스터와; 게이트에 구동신호를 입력받고, 상기 제1,제2엔모스트랜지스터의 소스를 공통접속하여 그 접속점과 접지사이에 접속된 제3엔모스트랜지스터와; 게이트에 균등화신호를 입력받고, 상기 제1,제2엔모스트랜지스터의 드레인사이에 접속된 제3피모스트랜지스터와; 상기 제2엔모스트랜지스터 및 제2피모스트랜지스터의 드레인접속점 출력을 반전하여 출력신호를 출력하는 인버터로 구성되는 센스증폭기에 있어서, 제1제어신호에 따라 상기 제1,제2피모스트랜지스터의 게이트를 접속시키는 제1스위치부와; 제2제어신호에 따라 상기 제2엔모스트랜지스터의 드레인과 제1피모스트랜지스터의 게이트를 접속시키는 제2스위치부를 더 포함하여 구성함으로써 달성되는 것으로, 본 발명에 의한 센스증폭기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.According to an aspect of the present invention, there is provided a semiconductor device comprising: first and second PMOS transistors each having a source connected to a power supply voltage; The data input signals D, And a first NMOS transistor having a drain connected to the common connection point and a drain connected to a drain of the second PMOS transistor and a drain connected to the drain of the second PMOS transistor, A second NMOS transistor connected; A third NMOS transistor which receives a driving signal at its gate, connects the sources of the first and second NMOS transistors in common, and is connected between the node and the ground; A third PMOS transistor receiving an equalizing signal at its gate and connected between drains of the first and second NMOS transistors; And an inverter for inverting output of a drain connection point of the second NMOS transistor and a second PMOS transistor to output an output signal, the sense amplifier comprising: a first transistor having a gate connected to the gate of the first and second PMOS transistors A first switch unit for connecting the first switch unit and the second switch unit; And a second switch section for connecting the drain of the second NMOS transistor and the gate of the first PMOS transistor in accordance with a second control signal. Will be described in detail as follows.

도3은 본 발명의 일 실시예를 보인 회로도로서, 이에 도시한 바와같이 소스가 전원전압(VCC)에 각각 접속된 피모스트랜지스터(PM1,PM2)와; 게이트에 각각 데이터입력신호(D),( )를 입력받고, 피모스트랜지스터(PM1)의 드레인과 피모스트랜지스터(PM2)의 게이트를 공통접속하여 드레인이 그 공통접속점과 접속된 엔모스트랜지스터(NM1) 및 드레인이 피모스트랜지스터(PM2)의 드레인과 접속된 엔모스트랜지스터(NM2)와; 게이트에 구동신호(SAC)를 입력받고, 엔모스트랜지스터(NM1,NM2)의 소스를 공통접속하여 그 접속점과 접지(VSS)사이에 접속된 엔모스트랜지스터(NM3)와; 게이트에 균등화신호(SAEQ)를 입력받고, 엔모스트랜지스터(NM1,NM2)의 드레인사이에 접속된 피모스트랜지스터(PM3)와; 엔모스트랜지스터(NM2) 및 피모스트랜지스터(PM2)의 드레인접속점 출력을 반전하여 출력신호(S_OUT)를 출력하는 인버터(INV1)와; 제어신호(S1)에 따라 피모스트랜지스터(PM1,PM2)의 게이트를 접속시키는 전송게이트(TG1)와; 제어신호(S2)에 따라 엔모스트랜지스터(NM2)의 드레인과 피모스트랜지스터(PM1)의 게이트를 접속시키는 전송게이트(TG2)로 구성된다. 이하, 상기한 바와같은 본 발명에 의한 센스증폭기의 동작을 도4 및 도5를 참조하여 설명한다.FIG. 3 is a circuit diagram showing an embodiment of the present invention. As shown in FIG. 3, the PMOS transistors PM1 and PM2 have their sources connected to a power supply voltage VCC; The data input signals D, And the drain of the PMOS transistor PM1 and the gate of the PMOS transistor PM2 are connected in common to connect the drain of the NMOS transistor NM1 and the drain of the PMOS transistor PM2 connected to the common connection point. An NMOS transistor NM2 connected to the drain; An NMOS transistor NM3 receiving a drive signal SAC at its gate, connecting the sources of the NMOS transistors NM1 and NM2 in common, and connected between the node and the ground VSS; A PMOS transistor PM3 receiving an equalizing signal SAEQ at its gate and connected between the drains of the NMOS transistors NM1 and NM2; An inverter INV1 for inverting the drain connection point output of the NMOS transistor NM2 and the PMOS transistor PM2 and outputting the output signal S _OUT ; A transfer gate TG1 for connecting the gates of the PMOS transistors PM1 and PM2 in accordance with the control signal S1; And a transfer gate TG2 for connecting the drain of the NMOS transistor NM2 and the gate of the PMOS transistor PM1 in accordance with the control signal S2. Hereinafter, the operation of the sense amplifier according to the present invention will be described with reference to FIGS. 4 and 5. FIG.

도4는 메모리셀에 워드라인신호(WL)가 인가되어 데이터입력신호(D),( )가 데이터라인을 통해 엔모스트랜지스터(NM1,NM2)의 게이트에 각각 인가된 후, 균등화신호(SAEQ)가 피모스트랜지스터(PM3)의 게이트에 인가되어 센스증폭기가 정상적으로 동작할 때의 파형도이고, 도5는 메모리셀에 워드라인신호(WL)가 인가되기 전에 균등화신호(SAEQ)가 피모스트랜지스터(PM3)의 게이트에 인가되고, 데이터입력신호(D),( )에 노이즈가 발생하여 오류데이터가 출력될 때, 이를 정정하는 파형도이다.4 shows a state in which a word line signal WL is applied to a memory cell and data input signals D, Is applied to the gates of the NMOS transistors NM1 and NM2 through the data line and then the equalizing signal SAEQ is applied to the gate of the PMOS transistor PM3 to cause the sense amplifier to operate normally , FIG. 5 shows an example in which the equalization signal SAEQ is applied to the gate of the PMOS transistor PM3 before the word line signal WL is applied to the memory cell, and the data input signals D, ), And corrects the error data when the error data is outputted.

먼저, 도4에 도시한 바와같이 제어신호(S1,S2)가 전송게이트(TG1,TG2)에 각각 인가되어 전송게이트(TG1)는 도통된 후, 제어신호(S1)의 하강에지에 차단되고, 전송게이트(TG2)는 차단된 후, 제어신호(S2)의 상승에지에 도통된다.4, the control signals S1 and S2 are applied to the transfer gates TG1 and TG2, respectively, so that the transfer gate TG1 is made conductive and then blocked at the falling edge of the control signal S1, After the transfer gate TG2 is cut off, it is conducted to the rising edge of the control signal S2.

따라서, 전송게이트(TG1)가 도통상태이고, 전송게이트(TG2)가 차단상태일때의 센스증폭기는 오류데이터의 출력여부에 상관없이 종래와 동일하게 데이터입력신호(D),( )의 차이를 증폭하여 출력함과 아울러 그 출력값을 래치한다.Therefore, when the transmission gate TG1 is in the conduction state and the transmission gate TG2 is in the blocking state, the sense amplifier outputs the data input signal D, ), And outputs the output value.

그리고, 제어신호(S1)의 하강에지 및 제어신호(S2)의 상승에지 이후에는 전송게이트(TG1)는 차단되고, 전송게이트(TG2)는 도통되어 센스증폭기는 전류미러(current mirror)로 동작하므로, 출력되는 데이터를 래치하지 않고, 도5에 도시한 바와같이 데이터입력신호(D),( )의 차이에 따른 신호를 출력한다.After the falling edge of the control signal S1 and the rising edge of the control signal S2, the transfer gate TG1 is turned off, the transfer gate TG2 is turned on, and the sense amplifier operates as a current mirror , The data input signals D and (D) are not latched as shown in FIG. 5, And outputs a signal corresponding to the difference between the two signals.

따라서, 피모스트랜지스터(PM2)의 드레인에는 전원전압(VCC)에 따른 고전위가 나타나고, 이 고전위는 인버터(INV1)를 통해 반전되어 출력신호(S_OUT)로 출력된다.Therefore, a high potential corresponding to the power supply voltage VCC appears in the drain of the PMOS transistor PM2, and this high potential is inverted through the inverter INV1 and output to the output signal S _OUT .

그리고, 데이터입력신호( )가 데이터입력신호(D)보다 클 경우는 엔모스트랜지스터(NM2)의 턴온량이 커지므로, 턴온상태인 엔모스트랜지스터(NM3)를 통한 접지(VSS)에 따른 저전위가 엔모스트랜지스터(NM2)의 드레인에 나타나고, 이 저전위는 인버터(INV1)를 통해 반전되어 출력신호(S_OUT)로 출력된다.Then, the data input signal ( The amount of turn-on of the NMOS transistor NM2 becomes larger so that the low potential according to the ground VSS through the NMOS transistor NM3 in the turned-on state is larger than the potential of the NMOS transistor NM2 And this low potential is inverted through the inverter INV1 and output to the output signal S _OUT .

한편, 상기 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM1)의 드레인접속점과 피모스트랜지스터(PM2)의 게이트는 대칭을 통한 회로의 안정화를 위하여 항상 턴온상태의 전송게이트를 통해 접속할 수 있다.On the other hand, the drain connection point of the PMOS transistor PM1 and the NMOS transistor NM1 and the gate of the PMOS transistor PM2 can always be connected through the transmission gate in the turn-on state for stabilizing the circuit through symmetry.

상기한 바와같은 본 발명에 의한 센스증폭기는 비정상적인 동작에 의해 출력되는 오류데이터를 정정할 수 있는 효과가 있다.The sense amplifier according to the present invention as described above has the effect of correcting error data output by an abnormal operation.

Claims

First and second PMOS transistors each having a source connected to a power supply voltage; The data input signals D, And a first NMOS transistor having a drain connected to the common connection point and a drain connected to a drain of the second PMOS transistor and a drain connected to the drain of the second PMOS transistor, A second NMOS transistor connected; A third NMOS transistor which receives a driving signal at its gate, connects the sources of the first and second NMOS transistors in common, and is connected between the node and the ground; A third PMOS transistor receiving an equalizing signal at its gate and connected between drains of the first and second NMOS transistors; And an inverter for inverting output of a drain connection point of the second NMOS transistor and a second PMOS transistor to output an output signal, the sense amplifier comprising: a first transistor having a gate connected to the gate of the first and second PMOS transistors A first switch unit for connecting the first switch unit and the second switch unit; And a second switch section for connecting the drain of the second NMOS transistor and the gate of the first PMOS transistor according to a second control signal.

The sense amplifier according to claim 1, wherein a drain connection point between the first PMOS transistor and the first NMOS transistor and a gate of the second PMOS transistor are connected to a second switch section which is always in a turned-on state.