KR19990039228A - Manufacturing method of nonvolatile memory device - Google Patents
Manufacturing method of nonvolatile memory device Download PDFInfo
- Publication number
- KR19990039228A KR19990039228A KR1019970059249A KR19970059249A KR19990039228A KR 19990039228 A KR19990039228 A KR 19990039228A KR 1019970059249 A KR1019970059249 A KR 1019970059249A KR 19970059249 A KR19970059249 A KR 19970059249A KR 19990039228 A KR19990039228 A KR 19990039228A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- trench
- etching
- film
- oxide film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 66
- 238000005530 etching Methods 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 238000000206 photolithography Methods 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 108
- 239000011229 interlayer Substances 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 11
- 238000002955 isolation Methods 0.000 abstract description 10
- 239000012535 impurity Substances 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000004826 seaming Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Landscapes
- Semiconductor Memories (AREA)
Abstract
자기정렬된 얕은 트렌치 소자분리(SA-STI) 구조를 갖는 비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 터널 산화막으로 사용될 제1 절연막, 플로팅 게이트로 사용될 제1 도전층 및 제2 절연막을 순차적으로 형성한다. 사진식각 공정으로 상기 반도체 기판을 소정 깊이로 식각함으로써 트렌치를 형성한다. 상기 결과물의 전면에 상기 트렌치를 완전히 매립할 수 있도록 제3 절연막을 형성한다. 상기 제3 절연막의 상부에 폴리실리콘층을 증착한 후, 상기 제3 절연막의 상부가 노출될 때까지 상기 폴리실리콘층을 식각한다. 상기 노출된 제3 절연막 및 폴리실리콘층을 모두 산화시켜 트렌치 산화막을 형성한 후, 상기 트렌치 산화막을 식각하여 제1 도전층을 노출시킨다. 상기 폴리실리콘층에 의해 글로벌 평탄화를 만든 후, 셀 영역과 주변 회로부의 트렌치 산화막의 두께를 균일하게 형성할 수 있다.A method of manufacturing a nonvolatile memory device having a self-aligned shallow trench isolation (SA-STI) structure is disclosed. A first insulating film to be used as a tunnel oxide film, a first conductive layer to be used as a floating gate, and a second insulating film are sequentially formed on the semiconductor substrate. The trench is formed by etching the semiconductor substrate to a predetermined depth by a photolithography process. A third insulating film is formed on the entire surface of the resultant product so as to completely fill the trench. After depositing a polysilicon layer on the third insulating film, the polysilicon layer is etched until the upper portion of the third insulating film is exposed. After all of the exposed third insulating film and the polysilicon layer are oxidized to form a trench oxide film, the trench oxide film is etched to expose the first conductive layer. After the global planarization is made by the polysilicon layer, the thickness of the trench oxide layer in the cell region and the peripheral circuit portion may be uniformly formed.
Description
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 자기정렬된 얕은 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 구조를 갖는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device having a self-aligned shallow trench isolation (SA-STI) structure. .
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드(board)로 부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile and fast data input / output that loses data over time, and data is input once. If you do this, you can maintain the status, but it can be divided into ROM (read only memory) products with slow data input and output. Among these ROM products, there is an increasing demand for electrically erasable and programmable ROM (EEPROM) or flash memory that can electrically input and output data. Flash memory devices are an advanced form of EEPROM that can be electrically erased at high speed without removing them from the circuit board.The memory cell structure is simple, so the manufacturing cost per unit memory is low and the data is refreshed to preserve data. The advantage is that no function is required.
플래쉬 메모리 장치를 회로적 관점에서 살펴보면, 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 셀 면적이 커지는 NOR형과 몇개의 메모리 셀을 하나의 묶음체로 제어할 수 있어 고집적화에 유리한 NAND형으로 구분할 수 있다.Looking at the flash memory device from a circuit point of view, each memory cell can be controlled independently, so that the operation speed is high, but one contact is required per two cells, which increases the cell area. It can be controlled and classified into NAND type, which is advantageous for high integration.
특히, 고집적 플래쉬 메모리 장치는 자기 디스크 메모리(magnetic disk memory) 장치를 대체할 수 있는 것으로 기대되는데, 이는 작은 셀 면적과 빠른 억세스 시간(access time), 그리고 적은 전력 소모 등의 여러 가지 장점을 갖고 있기 때문이다. 그러나, 상기 플래쉬 메모리가 자기 디스크 메모리를 대체하기 위해서는 비트당 원가를 더욱 줄여야 하며, 이를 위해서 공정 횟수를 감소시키고 셀 크기를 더욱 줄이는 것이 요구된다. 이러한 요구 조건을 만족하기 위하여 자기정렬된 얕은 트렌치 소자분리(이하 "SA-STI"라 한다) 구조를 갖는 NAND형 플래쉬 메모리 셀이 제안되었다 (참조 문헌: IEDM'94, S.Aritome 등, "A 0.64μm2SELF-ALIGNED SHALLOW TRENCH ISOLATION(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPROMs), pp.61∼64).In particular, highly integrated flash memory devices are expected to replace magnetic disk memory devices, which have several advantages such as small cell area, fast access time, and low power consumption. Because. However, in order to replace the magnetic disk memory, the flash memory needs to further reduce the cost per bit, and to this end, it is required to reduce the number of processes and further reduce the cell size. In order to satisfy this requirement, a NAND type flash memory cell having a self-aligned shallow trench isolation (hereinafter referred to as "SA-STI") structure has been proposed (IEDM'94, S.Aritome et al., "A 0.64 μm 2 SELF-ALIGNED SHALLOW TRENCH ISOLATION (SA-STI CELL) FOR 3V-only 256 Mbit NAND EEPROMs), pp. 61-64).
상기한 SA-STI 구조를 갖는 NAND형 플래쉬 메모리 셀에서는 전하의 저장에 사용되는 플로팅 게이트가 액티브 패턴에 오버랩되지 않는다. 즉, 액티브 영역과 필드 영역을 형성하기 위한 액티브 패턴과 플로팅 게이트의 패턴이 동일하다. 따라서, 비트라인과 비트라인 간의 이격 거리를 줄여서 메모리 셀의 사이즈를 감소시킬 수 있게 된다.In the NAND type flash memory cell having the SA-STI structure, the floating gate used for storing charges does not overlap the active pattern. That is, the active pattern and the floating gate pattern for forming the active region and the field region are the same. Therefore, the size of the memory cell can be reduced by reducing the separation distance between the bit line and the bit line.
도 1a 내지 도 2b는 상기한 SA-STI 구조를 갖는 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 메모리 셀 영역을 도시하고, 각 b도는 주변 회로부를 도시한다.1A to 2B are cross-sectional views illustrating a method of manufacturing a flash memory device having the SA-STI structure described above. Here, each a diagram shows a memory cell region, and each b diagram shows a peripheral circuit portion.
도 1a 및 도 1b를 참조하면, p형의 반도체 기판(10)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 n형 불순물을 원하는 깊이까지 확산시킴으로써 n웰(20)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 n웰(20)을 제외한 기판 표면 및 상기 n웰 내의 셀 어레이 영역에 p형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 p웰(30,30a)을 형성한다. 통상적으로, 주변 회로부의 PMOS 트랜지스터가 형성되어질 웰을 p웰(30)이라 칭하고, 상기 n웰(20) 내의 셀 어레이 영역에 형성되어질 웰을 포켓 p웰(pocket p-well)(30a)이라 칭한다.1A and 1B, n-type impurities are implanted into a surface of a p-type semiconductor substrate 10 using photolithography and ion implantation processes, and then n-type impurities are diffused to a desired depth through high temperature heat treatment. The well 20 is formed. Subsequently, p-type impurities are implanted into the surface of the substrate excluding the n well 20 and the cell array region in the n well by using a photograph and an ion implantation process, and then diffused by high temperature heat treatment to form the p wells 30 and 30a. To form. Typically, a well in which a PMOS transistor of a peripheral circuit portion is to be formed is called a p well 30, and a well to be formed in a cell array region within the n well 20 is called a pocket p-well 30a. .
이어서, 상기 기판(10)의 상부에 셀 트랜지스터의 게이트 산화막으로 제공되는 터널 산화막(50)을 성장시킨 후, 그 상부에 플로팅 게이트로 사용될 제1 폴리실리콘층(70) 및 제1 산화막(도시하지 않음)을 차례로 형성한다. 상기 제1 산화막은 트렌치 소자분리를 위해 기판(10) 및 제1 폴리실리콘층(70)을 식각할 때 식각 마스크로 사용되어진다.Subsequently, after the tunnel oxide film 50 provided as a gate oxide film of the cell transistor is grown on the substrate 10, a first polysilicon layer 70 and a first oxide film (not shown) to be used as floating gates thereon. In turn). The first oxide layer is used as an etch mask when etching the substrate 10 and the first polysilicon layer 70 for trench isolation.
다음에, 사진식각 공정을 통해 상기 제1 산화막을 식각하여 액티브 영역을 정의한 후, 상기 제1 산화막을 식각 마스크로 사용하여 제1 폴리실리콘층(50), 터널 산화막(40) 및 기판(10)을 연속적으로 식각함으로써 트렌치(75)를 형성한다. 이어서, 상기 제1 산화막을 제거한 후, 결과물의 전면에 제2 산화막(80)을 화학 기상 증착(chemical vapor deposition; 이하 "CVD"라 한다) 방법으로 증착한다. 상기 제2 산화막(80)은 트렌치(75)를 충분히 매립하면서 제1 폴리실리콘층(70)의 표면을 기준으로 일정한 두께를 갖도록 증착하는 것이 바람직하다. 여기서, 상기 제2 산화막(80)의 습식 식각율을 낮추고 균일하게 식각되도록 하기 위하여, 상기 제2 산화막(80)을 증착한 후 850∼1050℃의 고온에서 불활성 가스 분위기 하에서 어닐링을 실시할 수 있다.Next, after the first oxide film is etched through the photolithography process to define an active region, the first polysilicon layer 50, the tunnel oxide film 40, and the substrate 10 are formed using the first oxide film as an etching mask. The trench 75 is formed by successively etching. Subsequently, after the first oxide film is removed, the second oxide film 80 is deposited on the entire surface of the resultant by chemical vapor deposition (hereinafter referred to as "CVD"). The second oxide film 80 may be deposited to have a predetermined thickness with respect to the surface of the first polysilicon layer 70 while filling the trench 75 sufficiently. Here, in order to lower the wet etch rate of the second oxide film 80 and to uniformly etch it, the second oxide film 80 may be deposited and then annealed under an inert gas atmosphere at a high temperature of 850 to 1050 ° C. .
도 2a 및 도 2b를 참조하면, 상기 제1 폴리실리콘층(70)의 측벽 일부가 노출될 때까지 상기 제2 산화막(80)을 화학 기계적 연마(chemical mechanical polishing; 이하 "CMP"라 한다) 방법이나 에치백(etch-back) 공정을 이용하여 건식 식각함으로써, 상기 트렌치(75)의 내부에만 제2 산화막(80)을 남긴다. 상기한 공정의 결과로써, 트렌치 소자분리 영역이 형성된다.2A and 2B, a method of chemical mechanical polishing (hereinafter referred to as "CMP") is performed on the second oxide layer 80 until a part of the sidewall of the first polysilicon layer 70 is exposed. Or by dry etching using an etch-back process, the second oxide layer 80 is left only in the trench 75. As a result of the above process, trench isolation regions are formed.
이어서, 도시하지는 않았으나, 상기 결과물의 전면에 층간 유전막 및 컨트롤 게이트로 사용될 도전층을 증착한 후, 사진식각 공정으로 상기 컨트롤 게이트, 층간 유전막 및 플로팅 게이트(70)를 패터닝하여 셀 트랜지스터의 스택형 게이트를 형성한다.Subsequently, although not shown, a conductive layer to be used as an interlayer dielectric film and a control gate is deposited on the entire surface of the resultant, and then the control gate, the interlayer dielectric film, and the floating gate 70 are patterned by a photolithography process to stack gates of cell transistors. To form.
상술한 종래 방법에 의하면, 트렌치 소자분리 공정을 사용함으로써 기존의 선택적 실리콘 산화법(local oxidation of silicon; LOCOS)에 의한 소자분리 공정보다 소자간의 이격 거리를 작게 할 수 있으며, 플로팅 게이트(70)와 액티브 패턴을 동일하게 만들기 때문에 상기 플로팅 게이트(70)와 트렌치 산화막(80) 간의 오버랩 마진이 필요하지 않게 된다. 따라서, 메모리 셀의 사이즈를 감소시키고 공정 횟수를 줄일 수 있다.According to the above-described conventional method, by using the trench isolation process, the separation distance between the devices can be made smaller than the device isolation process by the conventional local oxidation of silicon (LOCOS), and the floating gate 70 and the active Since the pattern is the same, the overlap margin between the floating gate 70 and the trench oxide layer 80 is not necessary. Therefore, the size of the memory cell can be reduced and the number of processes can be reduced.
그러나, 상술한 종래 방법에 의하면, 트렌치(75)를 매립하고 있는 트렌치 산화막 (즉, 필드 산화막)(80)이 트렌치 부위의 단차 또는 셀 영역과 주변 회로부 간의 트렌치 폭의 차이에 의해 그 표면이 평탄화되지 않으면 소정량의 등방성 습식 식각 공정을 추가로 실시하여도 상기 셀 영역과 주변 회로부에 덮여 있는 트렌치 산화막(80)의 두께를 균일하게 형성할 수 없다. 특히, 주변 회로부에서 넓은 폭과 좁은 폭의 트렌치 소자분리 영역은 산화막의 습식 식각율을 크게 줄이거나 그 표면을 평탄화시키지 않을 경우, 후속 공정에서 감광막 스트립(strip)이나 습식 식각 공정을 진행할 때 상기 트렌치 산화막(80)이 액티브 영역보다 훨씬 빠르게 식각되므로 액티브 영역의 엣지에서 트렌치 산화막(80)이 움푹 패이는(recessed), 소위 시밍(seamming) 현상이 일어나게 된다. 이러한 시밍 현상은 터널링 전류를 증가시키는 등 트랜지스터의 특성을 열화시킨다.However, according to the conventional method described above, the surface of the trench oxide film (that is, the field oxide film) 80 filling the trench 75 is flattened by a step difference in the trench portion or a difference in the trench width between the cell region and the peripheral circuit portion. Otherwise, even if a predetermined amount of isotropic wet etching process is further performed, the thickness of the trench oxide film 80 covered by the cell region and the peripheral circuit portion cannot be uniformly formed. In particular, the wide and narrow trench isolation regions in the peripheral circuit portion may reduce the wet etch rate of the oxide layer or do not planarize the surface thereof, so that the trench may be subjected to the photoresist strip or wet etch process in a subsequent process. Since the oxide layer 80 is etched much faster than the active region, the trench oxide 80 is recessed at the edge of the active region, so-called seaming. This seaming phenomenon deteriorates transistor characteristics such as increasing tunneling current.
또한, CMP 공정을 진행한 후 트렌치 산화막을 소정량 식각하는 경우에서는, 상기 CMP 공정의 디싱 효과(dishing effect)에 의해 트렌치 산화막의 평탄화를 향상시킬 수 없다. 그러므로, CMP 공정이나 에치백 공정을 실시하기 전에 트렌치 산화막을 평탄화시켜야만 셀 트랜지스터의 균일한 성능을 얻고 주변 회로부의 비정상성(abnormality)을 감소시킬 수 있게 된다.In addition, when the trench oxide film is etched in a predetermined amount after the CMP process, the planarization of the trench oxide film cannot be improved due to the dishing effect of the CMP process. Therefore, it is necessary to planarize the trench oxide film prior to performing the CMP process or the etch back process to obtain uniform performance of the cell transistor and to reduce abnormality of the peripheral circuit portion.
따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 SA-STI 구조를 갖는 비휘발성 메모리 장치의 제조 방법에 있어서 트렌치 산화막의 글로벌 평탄화를 달성할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the problems of the conventional method described above, and an object of the present invention is to provide a global planarization of a trench oxide film in a method of manufacturing a nonvolatile memory device having a SA-STI structure. The present invention provides a method of manufacturing a volatile memory device.
도 1a 내지 도 2b는 종래 방법에 의한 SA-STI 구조를 갖는 NAND형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 2B are cross-sectional views illustrating a method of manufacturing a NAND type flash memory device having a SA-STI structure by a conventional method.
도 3a 내지 도 7b는 본 발명에 의한 SA-STI 구조를 갖는 NAND형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.3A to 7B are cross-sectional views illustrating a method of manufacturing a NAND type flash memory device having a SA-STI structure according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
100 : p형 반도체 기판 120 : n웰100: p-type semiconductor substrate 120: n well
130,130a : p웰 140 : 터널 산화막130,130a: p-well 140: tunnel oxide film
150 : 플로팅 게이트 155 : 트렌치150: floating gate 155: trench
160 : 제3 절연막 170 : 폴리실리콘층160: third insulating film 170: polysilicon layer
180 : 트렌치 산화막 190 : 층간 유전막180: trench oxide film 190: interlayer dielectric film
195 : 게이트 산화막 200 : 컨트롤 게이트195: gate oxide film 200: control gate
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 터널 산화막으로 사용될 제1 절연막, 플로팅 게이트로 사용될 제1 도전층 및 제2 절연막을 순차적으로 형성하는 단계; 사진식각 공정으로 상기 반도체 기판을 소정 깊이로 식각함으로써 트렌치를 형성하는 단계; 상기 결과물의 전면에 상기 트렌치를 완전히 매립할 수 있도록 제3 절연막을 형성하는 단계; 상기 제3 절연막의 상부에 폴리실리콘층을 증착한 후, 상기 제3 절연막의 상부가 노출될 때까지 상기 폴리실리콘층을 식각하는 단계; 상기 노출된 제3 절연막 및 폴리실리콘층을 모두 산화시켜 트렌치 산화막을 형성하는 단계; 및 상기 트렌치 산화막을 식각하여 상기 제1 도전층을 노출시키는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of sequentially forming a first insulating film to be used as a tunnel oxide film, a first conductive layer to be used as a floating gate and a second insulating film on the semiconductor substrate; Forming a trench by etching the semiconductor substrate to a predetermined depth by a photolithography process; Forming a third insulating film so as to completely fill the trench in front of the resultant product; Depositing a polysilicon layer on the third insulating layer, and then etching the polysilicon layer until the upper portion of the third insulating layer is exposed; Oxidizing the exposed third insulating film and the polysilicon layer to form a trench oxide film; And etching the trench oxide layer to expose the first conductive layer.
바람직하게는, 상기 제2 절연막은 임의의 이방성 식각 공정에 대해 감광성 물질과 식각 선택비를 갖는 절연막으로 형성한다.Preferably, the second insulating film is formed of an insulating film having a photosensitive material and an etching selectivity for any anisotropic etching process.
상기 트렌치를 형성하는 단계는, 상기 제2 절연막의 상부에 액티브 영역을 정의하기 위한 감광막을 형성하는 단계; 상기 감광막을 식각 마스크로 이용하여 상기 제2 절연막을 식각하는 단계; 상기 감광막을 제거하는 단계; 및 상기 제2 절연막을 식각 마스크로 이용하여 상기 제1 도전층, 제1 절연막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계로 이루어진다.The forming of the trench may include forming a photoresist layer on an upper portion of the second insulating layer to define an active region; Etching the second insulating layer using the photoresist as an etching mask; Removing the photosensitive film; And forming a trench by etching the first conductive layer, the first insulating layer, and the semiconductor substrate using the second insulating layer as an etching mask.
바람직하게는, 상기 제3 절연막은 CVD 산화막 또는 열 산화막과 CVD-산화막의 적층막 중의 어느 하나로 형성한다.Preferably, the third insulating film is formed of any one of a CVD oxide film or a laminated film of a thermal oxide film and a CVD-oxide film.
상기 폴리실리콘층을 식각하는 단계에서, 상기 폴리실리콘층은 등방성 식각 공정 또는 에치백이나 CMP와 같은 평탄화 공정으로 식각한다.In the etching of the polysilicon layer, the polysilicon layer is etched by an isotropic etching process or a planarization process such as etch back or CMP.
상기 트렌치 산화막을 식각하여 상기 제1 도전층을 노출시키는 단계에서, 상기 트렌치 산화막은 등방성 식각 공정 또는 평탄화 공정으로 식각한다.In the etching of the trench oxide layer to expose the first conductive layer, the trench oxide layer is etched by an isotropic etching process or a planarization process.
상기 트렌치 산화막을 식각하여 상기 제1 도전층을 노출시키는 단계 후에, 상기 결과물의 상부에 층간 유전막 및 컨트롤 게이트로 사용될 제2 도전층을 순차적으로 형성하는 단계를 더 구비한다.After etching the trench oxide layer to expose the first conductive layer, sequentially forming a second conductive layer to be used as an interlayer dielectric layer and a control gate on the resultant.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치의 제조 방법에 의하면, 트렌치 산화막을 증착한 후 단차가 생긴 부위에만 폴리실리콘층을 증착하고 상기 단차 부위의 높이만큼 폴리실리콘층을 등방성 식각 공정이나 에치백 또는 CMP와 같은 평탄화 공정으로 식각하여 글로벌 평탄화를 만든다. 그리고, 등방성 식각 공정이나 평탄화 공정을 통해 상기 트렌치 산화막을 소량 식각한 후, 노출된 플로팅 게이트 상부에 층간 유전막을 형성한다. 따라서, 상기 플로팅 게이트나 층간 유전막이 덮여 있는 면적을 균일하게 만들 수 있으므로, 커플링 계수(coupling raio)의 균일성을 향상시킬 수 있다.As described above, according to the method of manufacturing the nonvolatile memory device according to the present invention, after depositing the trench oxide film, the polysilicon layer is deposited only on the portion where the step is formed, and the polysilicon layer is isotropically etched or processed to the height of the step portion. It is etched by a planarization process such as tooth back or CMP to create global planarization. The trench oxide layer is etched in a small amount through an isotropic etching process or a planarization process, and then an interlayer dielectric layer is formed on the exposed floating gate. Therefore, since the area covered with the floating gate or the interlayer dielectric film can be made uniform, the uniformity of the coupling coefficient can be improved.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 7b는 본 발명에 의한 SA-STI 구조를 갖는 NAND형 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 메모리 셀 영역을 도시하고, 각 b도는 주변 회로부를 도시한다.3A to 7B are cross-sectional views illustrating a method of manufacturing a NAND type flash memory device having a SA-STI structure according to the present invention. Here, each a diagram shows a memory cell region, and each b diagram shows a peripheral circuit portion.
도 3a 및 도 3b는 제3 절연막(160) 및 폴리실리콘층(170)을 형성하는 단계를 도시한다. p형의 반도체 기판(100)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 n형 불순물을 원하는 깊이까지 확산시킴으로써 n웰(120)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 n웰(120)을 제외한 기판 표면 및 상기 n웰 내의 셀 어레이 영역에 p형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 p웰(130,130a)을 형성한다. 통상적으로, 주변 회로부의 PMOS 트랜지스터가 형성되어질 웰을 p웰(130)이라 칭하고, 상기 n웰(120) 내의 셀 어레이 영역에 형성되어질 웰을 포켓 p웰(130a)이라 칭한다.3A and 3B illustrate forming the third insulating layer 160 and the polysilicon layer 170. The n well 120 is formed by implanting n-type impurities into the surface of the p-type semiconductor substrate 100 using photolithography and ion implantation processes, and then diffusing the n-type impurities to a desired depth through high temperature heat treatment. Subsequently, p-type impurities are implanted into the surface of the substrate excluding the n well 120 and the cell array region in the n well using a photo and ion implantation process, and then diffused by high temperature heat treatment to form the p wells 130 and 130a. Form. Typically, a well in which a PMOS transistor of a peripheral circuit part is to be formed is referred to as a p well 130, and a well to be formed in a cell array region within the n well 120 is called a pocket p well 130a.
이어서, 상기 기판(100)의 전면에 터널 산화막으로 제공될 제1 절연막(140)을 60∼150Å 정도의 두께로 성장시킨 후, 그 상부에 플로팅 게이트로 사용될 제1 도전층(150)으로 예컨대, 500∼4000Å 두께의 폴리실리콘층을 증착하고 상기 폴리실리콘층에 n형의 인(P)과 같은 불순물을 도핑시킨다. 다음에, 상기 제1 도전층(150)의 상부에 제2 절연막(도시하지 않음)으로, 예컨대 CVD-산화막을 2000∼4000Å의 두께로 증착한다. 상기 제2 절연막은 후속 공정에서 트렌치 소자분리를 위해 반도체 기판(100) 및 제1 도전층(150)을 식각할 때 식각 마스크로 사용되어진다.Subsequently, the first insulating layer 140 to be provided as a tunnel oxide film is grown on the entire surface of the substrate 100 to a thickness of about 60 to 150 Å, and then, as the first conductive layer 150 to be used as a floating gate, for example, A polysilicon layer having a thickness of 500 to 4000 microns is deposited, and the polysilicon layer is doped with impurities such as n-type phosphorus (P). Next, a CVD oxide film, for example, is deposited to a thickness of 2000 to 4000 kPa with a second insulating film (not shown) on the first conductive layer 150. The second insulating layer is used as an etch mask when etching the semiconductor substrate 100 and the first conductive layer 150 to separate the trench elements in a subsequent process.
이어서, 사진식각 공정을 통해 상기 제2 절연막을 식각하여 액티브 영역을 정의한 후, 상기 제2 절연막을 식각 마스크로 하여 제1 도전층(150), 터널 산화막(140) 및 반도체 기판(100)을 연속적으로 식각함으로써 트렌치(155)를 형성한다. 이어서, 소자분리 특성을 강화시키기 위하여 상기 트렌치(155) 하부의 기판(100)에 p형 불순물, 예컨대 보론(B)을 이온주입하여 채널 스톱층(도시하지 않음)을 형성한다.Subsequently, the second insulating layer is etched through a photolithography process to define an active region, and then the first conductive layer 150, the tunnel oxide layer 140, and the semiconductor substrate 100 are continuously formed using the second insulating layer as an etching mask. The trench 155 is formed by etching. Subsequently, p-type impurities such as boron (B) are ion-implanted in the substrate 100 under the trench 155 to form a device stop layer (not shown) to enhance device isolation characteristics.
이어서, 상기 트렌치(155)가 형성된 결과물의 전면에 제3 절연막(160)으로, 예컨대 CVD-산화막 또는 열 산화막(thermal oxide)과 CVD-산화막의 적층막을 증착한다. 바람직하게는, 상기 제3 절연막(160)은 트렌치(155) 영역과 제1 도전층(150)의 측벽을 모두 채울 수 있을 정도의 두께로 증착한다.Subsequently, for example, a CVD oxide film or a laminated film of a thermal oxide film and a CVD oxide film is deposited on the entire surface of the resultant product in which the trench 155 is formed. Preferably, the third insulating layer 160 is deposited to a thickness sufficient to fill both the trench 155 region and the sidewalls of the first conductive layer 150.
이어서, 상기 제3 절연막(160)의 단차를 평탄화시킬 수 있을 만큼 소정 두께의 폴리실리콘층(170)을 증착한다.Subsequently, a polysilicon layer 170 having a predetermined thickness is deposited so as to planarize the step of the third insulating layer 160.
도 4a 및 도 4b는 상기 폴리실리콘층(170)을 등방성 식각 공정 또는 에치백이나 CMP와 같은 평탄화 공정에 의해 상기 제3 절연막(160)의 표면이 노출될 때까지 식각하여 글로벌 평탄화를 만드는 단계를 도시한다. 상기한 공정의 결과로, 단차 부위에만 폴리실리콘층(170)이 남아있게 된다.4A and 4B illustrate the step of etching the polysilicon layer 170 until the surface of the third insulating layer 160 is exposed by an isotropic etching process or a planarization process such as etch back or CMP. Illustrated. As a result of the above process, the polysilicon layer 170 remains only at the stepped portion.
도 5a 및 도 5b는 트렌치 산화막(180)을 형성하는 단계를 도시한다. 상기와 같이 글로벌 평탄화를 만든 후, 단차 부위에 남아있는 폴리실리콘층(170)을 850∼1050℃의 온도에서 열산화시킨다. 상기한 공정의 결과로, 산화막으로 바뀐 폴리실리콘층(170)과 제3 절연막(160)에 의해 트렌치 산화막(180)이 형성된다. 상기 트렌치 산화막(180)은 글로벌 평탄화를 만든 후 형성되기 때문에 균일한 두께를 갖게 된다. 본 발명에서는 상기 폴리실리콘층(170)의 산화 공정이 고온에서 진행되기 때문에, 종래 방법에서와 같이 트렌치 산화막으로 제공되는 절연막을 고온에서 어닐링하는 단계를 거치지 않는다.5A and 5B illustrate a step of forming the trench oxide layer 180. After the global planarization is made as described above, the polysilicon layer 170 remaining at the stepped portion is thermally oxidized at a temperature of 850 to 1050 캜. As a result of the above process, the trench oxide film 180 is formed by the polysilicon layer 170 and the third insulating film 160 replaced with the oxide film. Since the trench oxide layer 180 is formed after global planarization, the trench oxide layer 180 has a uniform thickness. In the present invention, since the oxidation process of the polysilicon layer 170 proceeds at a high temperature, the insulating film provided as the trench oxide film is not subjected to the annealing at a high temperature as in the conventional method.
도 6a 및 도 6b는 상기 플로팅 게이트용 제1 도전층(150)의 측벽 일부가 노출될 때까지 상기 트렌치 산화막(180)을 등방성 식각 공정 또는 에치백이나 CMP와 같은 평`탄화 공정에 의해 소량 식각함으로써, 트렌치(155)의 내부에만 트렌치 산화막(180)을 남기는 단계를 도시한다.6A and 6B illustrate a small amount of etching of the trench oxide layer 180 by an isotropic etching process or a planar carbonization process such as etch back or CMP until a portion of the sidewall of the first conductive layer 150 for floating gate is exposed. As a result, the step of leaving the trench oxide film 180 inside the trench 155 is illustrated.
도 7a 및 도 7b는 층간 유전막(190) 및 제2 도전층(200)을 형성하는 단계를 도시한다. 상기와 같이 트렌치(155)의 내부에만 트렌치 산화막(180)을 남긴 후, 상기 제1 도전층(150)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시키고 그 위에 약 130Å 두께의 질화막을 증착하고 상기 질화막을 산화시켜 40Å 정도의 두께의 제2 산화막을 성장시킴으로써, ONO로 이루어진 층간 유전막(190)을 형성한다.7A and 7B illustrate forming the interlayer dielectric film 190 and the second conductive layer 200. After leaving the trench oxide film 180 inside the trench 155 as described above, the first conductive layer 150 is oxidized to grow a first oxide film having a thickness of about 100 GPa and a nitride film having a thickness of about 130 GPa is deposited thereon. The nitride film is oxidized to grow a second oxide film having a thickness of about 40 GPa, thereby forming an interlayer dielectric film 190 made of ONO.
다음에, 상기 층간 유전막(190)의 상부에 컨트롤 게이트로 사용될 제2 도전층(200)으로, 예컨대 n+형으로 도핑된 폴리실리콘층 또는 도핑된 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드층을 형성한다. 이어서, 사진 공정을 통해 주변 회로부를 오픈시킨 후, 주변 회로부의 제2 도전층(200) 및 층간 유전막(190)을 제거한다. 계속해서, 사진식각 공정 및 산화 공정을 통해 소정 영역, 예컨대 고전압 트랜지스터 영역에 게이트 산화막(195)을 형성한 후, 셀프-얼라인 식각법(self-alignment etching)을 이용하여 상기 제2 도전층(200), 층간 유전막(190) 및 제1 도전층(150)을 연속적으로 이방성 식각한다. 상기한 공정의 결과로, 플로팅 게이트(150)와 컨트롤 게이트(200)의 스택형 게이트 구조를 갖는 셀 트랜지스터가 제조된다.Next, a second conductive layer 200 is used as a control gate on top of the interlayer dielectric layer 190, for example, n + type polysilicon layer or a doped polysilicon layer and metal silicide layer is deposited polycide doped with Form a layer. Subsequently, after the peripheral circuit portion is opened through the photolithography process, the second conductive layer 200 and the interlayer dielectric layer 190 of the peripheral circuit portion are removed. Subsequently, after the gate oxide film 195 is formed in a predetermined region such as a high voltage transistor region through a photolithography process and an oxidation process, the second conductive layer (eg, by using self-alignment etching) is formed. 200), the interlayer dielectric layer 190 and the first conductive layer 150 are successively anisotropically etched. As a result of the above process, a cell transistor having a stacked gate structure of the floating gate 150 and the control gate 200 is manufactured.
상술한 공정들을 진행한 후, 소오스/드레인 이온주입 공정, 평탄화 공정, 비트라인 형성을 위한 콘택 및 금속 공정 등을 진행하여 NAND형 플래쉬 메모리 장치를 완성한다.After the above processes, a source / drain ion implantation process, a planarization process, a contact and metal process for forming a bit line, and the like are performed to complete a NAND type flash memory device.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치의 제조 방법에 의하면, 트렌치 산화막을 증착한 후 단차가 생긴 부위에만 폴리실리콘층을 증착하고 상기 단차 부위의 높이만큼 폴리실리콘층을 등방성 식각 공정이나 에치백 또는 CMP와 같은 평탄화 공정으로 식각하여 글로벌 평탄화를 만든다. 그리고, 등방성 식각 공정이나 평탄화 공정을 통해 상기 트렌치 산화막을 소량 식각한 후, 노출된 플로팅 게이트 상부에 층간 유전막을 형성한다. 따라서, 상기 플로팅 게이트나 층간 유전막이 덮여 있는 면적을 균일하게 만들 수 있으므로, 커플링 계수의 균일성을 향상시킬 수 있다.As described above, according to the method of manufacturing the nonvolatile memory device according to the present invention, after depositing the trench oxide film, the polysilicon layer is deposited only on the portion where the step is formed, and the polysilicon layer is isotropically etched or processed to the height of the step portion. It is etched by a planarization process such as tooth back or CMP to create global planarization. The trench oxide layer is etched in a small amount through an isotropic etching process or a planarization process, and then an interlayer dielectric layer is formed on the exposed floating gate. Therefore, since the area covered with the floating gate or the interlayer dielectric film can be made uniform, the uniformity of the coupling coefficient can be improved.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970059249A KR19990039228A (en) | 1997-11-11 | 1997-11-11 | Manufacturing method of nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970059249A KR19990039228A (en) | 1997-11-11 | 1997-11-11 | Manufacturing method of nonvolatile memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990039228A true KR19990039228A (en) | 1999-06-05 |
Family
ID=66087516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970059249A KR19990039228A (en) | 1997-11-11 | 1997-11-11 | Manufacturing method of nonvolatile memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990039228A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100757335B1 (en) * | 2006-10-18 | 2007-09-11 | 삼성전자주식회사 | Non-volatile memory device and method of manufacturing the same |
| CN113964032A (en) * | 2020-07-20 | 2022-01-21 | 和舰芯片制造(苏州)股份有限公司 | Method of manufacturing nonvolatile memory array, computer device, and storage medium |
-
1997
- 1997-11-11 KR KR1019970059249A patent/KR19990039228A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100757335B1 (en) * | 2006-10-18 | 2007-09-11 | 삼성전자주식회사 | Non-volatile memory device and method of manufacturing the same |
| CN113964032A (en) * | 2020-07-20 | 2022-01-21 | 和舰芯片制造(苏州)股份有限公司 | Method of manufacturing nonvolatile memory array, computer device, and storage medium |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7250654B2 (en) | Non-volatile memory device | |
| US7402873B2 (en) | Semiconductor integrated circuit device having deposited layer for gate insulation | |
| JP4151992B2 (en) | Semiconductor integrated circuit device | |
| KR100391985B1 (en) | Method of making a scalable two transistor memory device | |
| US6770535B2 (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| US6759706B2 (en) | Nonvolatile semiconductor memory device with improved gate oxide film arrangements | |
| KR100295000B1 (en) | 2f-square memory cell for gigabit memory applications | |
| US7482222B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6509232B1 (en) | Formation of STI (shallow trench isolation) structures within core and periphery areas of flash memory device | |
| US6570215B2 (en) | Nonvolatile memories with floating gate spacers, and methods of fabrication | |
| EP1039533A2 (en) | High performance dram and method of manufacture | |
| US20020000617A1 (en) | Semiconductor device having misfets | |
| US7056792B2 (en) | Stacked gate flash memory device and method of fabricating the same | |
| US6784039B2 (en) | Method to form self-aligned split gate flash with L-shaped wordline spacers | |
| US7265011B2 (en) | Method of manufacturing a transistor | |
| US6303432B1 (en) | Method of manufacturing a semiconductor device | |
| US6818948B2 (en) | Split gate flash memory device and method of fabricating the same | |
| US6048768A (en) | Method of manufacturing flash memory | |
| US6071777A (en) | Method for a self-aligned select gate for a split-gate flash memory structure | |
| US6215147B1 (en) | Flash memory structure | |
| JP2002110821A (en) | Method of forming memory cell | |
| US10411121B2 (en) | Method of manufacturing semiconductor device | |
| US20090020801A1 (en) | Two-bit flash memory cell structure and method of making the same | |
| US6346441B1 (en) | Method of fabricating flash memory cell using two tilt implantation steps | |
| KR19990039228A (en) | Manufacturing method of nonvolatile memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |