KR19990038709U

KR19990038709U - Error Detection Device Using Parit Bits

Info

Publication number: KR19990038709U
Application number: KR2019980004847U
Authority: KR
Inventors: 손영석
Original assignee: 전주범; 대우전자 주식회사
Priority date: 1998-03-31
Filing date: 1998-03-31
Publication date: 1999-10-25

Abstract

본 고안은 패리티 비트가 부가된 직렬의 각 블록 데이터가 입력될 때마다 한 비트 단위로 배타적 논리곱 회로를 취하고, 그 결과값에 이용하여 입력된 블록 데이터의 에러를 검출할 수 있도록 한 패리트 비트를 이용한 에러 검출 장치에 관한 것으로, 이를 위하여 본 고안은, 전체 블록 데이터가 모두 입력될 때 병렬로 배타적 논리곱 회로(XOR)를 취하여 전송 에러를 검출하는 종래 방법과는 달리, 직렬로 입력되는 블록 데이터의 한 비트 단위로 연속적으로 배타적 오차를 취하여 얻어지는 결과값에 의거하여 블록 데이터의 에러 검출을 수행하도록 함으로써 패리티 비트를 이용하여 에러를 검출하는 직렬 통신에서의 속도 저하를 효과적으로 억제할 수 있는 것이다.The present invention takes an exclusive AND circuit in units of one bit each time the block data of the serial with the parity bit is input, and uses the result value as a parit bit to detect an error of the input block data. The present invention relates to an error detection apparatus using a block which is input in series unlike a conventional method of detecting a transmission error by taking an exclusive AND circuit in parallel when all block data is input. By performing error detection of block data based on a result obtained by continuously taking an exclusive error in one bit unit of data, it is possible to effectively suppress a speed drop in serial communication that detects an error using a parity bit.

Description

Error Detection Device Using Parit Bits

본 고안은 전송 채널을 통해 각 단말간에 송수신되는 데이터에서 전송 에러의 검출을 수행하는 에러 검출 기법에 관한 것으로, 더욱 상세하게는 N비트 단위로 절단되어 송수신되는 블록 데이터에 삽입된 패리티 비트를 이용하여 전송 에러를 검출하는 데 적합한 에러 검출 장치에 관한 것이다.The present invention relates to an error detection technique for detecting a transmission error in data transmitted and received between each terminal through a transmission channel, and more particularly, by using a parity bit inserted in block data that is cut and transmitted in units of N bits. An error detection apparatus suitable for detecting a transmission error.

일반적으로, 각 단말간에 시리얼 데이터 통신을 수행할 때 송수신되는 데이터들은 N비트의 블록 데이터(예를들어, 동영상 데이터의 경우 8×8 블록, 16×16 블록 등)로 절단되어 전송 채널을 통해 각 단말간에 송수신되는 데, 이러한 데이터의 송수신시에 각 단말에서는 전송 채널을 통해 수신된 블록 데이터에 전송 에러가 발생했는지의 여부를 검출하기 위한 수단으로써, N비트 단위로 절단된 각 블록 데이터에 패리티 비트(즉, 1비트의 패리티 비트)를 부가하여 전송하는 기법을 채용하고 있다.In general, when serial data communication is performed between terminals, data transmitted / received is cut into N-bit block data (for example, 8 × 8 block, 16 × 16 block, etc. in case of moving picture data) and transmitted through each transmission channel. Transmitting / receiving between the terminals, and at the time of transmitting and receiving such data, each terminal is a means for detecting whether a transmission error occurs in the block data received through the transmission channel, parity bit in each block data cut in units of N bits (I.e., 1-bit parity bit) is added and transmitted.

즉, 송신측 단말에서는 절단된 N비트의 블록 데이터를 전송할 때 각 블록 데이터 단위로 패리티 비트 정보를 부가하여 전송하고, 수신측 단말에서는 수신된 블록 데이터 각각에 대해 패리티 비트를 이용한 에러 검출을 수행한 다음 그 에러 검출 결과에 의거하여 데이터 복원 등의 동작을 수행하고 있다.That is, when transmitting the truncated N-bit block data, the transmitting terminal adds and transmits parity bit information for each block data unit, and the receiving terminal performs error detection using parity bits on each of the received block data. Next, the data restoration operation is performed based on the error detection result.

상기한 에러 검출을 위한 종래 방법에 따르면, 각 단말에서는 실제 데이터와 패리티 비트 정보로 된 수신된 전체 블록 데이터에 대해 병렬로 배타적 논리곱 회로(XOR)를 취하여 그 결과값이 짝수인지 홀수인지에 따라 비트 에러 발생여부를 검출하는 기법을 이용하고 있다.According to the conventional method for error detection described above, each terminal takes an exclusive AND circuit (XOR) in parallel with respect to all received block data consisting of actual data and parity bit information, depending on whether the result value is even or odd. We use a technique to detect whether a bit error has occurred.

그러나, 상술한 바와같이 직렬로 수신되는 전체 블록 데이터에 대해 병렬로 배타적 논리곱 회로(XOR)를 취하여 전송 에러를 검출하는 종래 방법은 해당 블록 데이터가 모두 수신된 다음에 에러 검출을 위한 병렬의 배타적 논리곱 회로(XOR)를 취하기 때문에 그로 인한 시간 지연이 발생하여 직렬 통신의 속도 저하를 야기시키는 한 원인이 되고 있는 실정이다.However, as described above, the conventional method of detecting a transmission error by taking an exclusive AND circuit (XOR) in parallel with respect to all block data received in series is parallel exclusive for error detection after all the block data is received. Because of taking the logical AND circuit (XOR), the resulting time delay occurs, which causes one to slow down the serial communication.

즉, 일예로서 수신되는 데이터가 10비트 데이터(9비트의 실제 데이터 +1비트의 패리티 비트) 단위로 절단된 블록 데이터라고 가정할 때, 종래 방법에서는 10비트의 전체 블록 데이터가 모두 입력된 다음 10비트의 전체 데이터에 대해 에러 발생 체크를 위한 병렬의 배타적 논리곱 회로(XOR)를 취하기 때문에 그로 인한 많은 시간 지연이 발생하게 되는 문제를 갖는다.That is, as an example, assuming that the received data is block data truncated in units of 10-bit data (9-bit actual data + 1-bit parity bit), in the conventional method, all 10-bit full block data is input and then 10 It takes a problem that a large amount of time delay is caused because of taking a parallel exclusive AND circuit (XOR) for error occurrence check for the entire data of bits.

따라서, 본 고안은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 패리티 비트가 부가된 직렬의 각 블록 데이터가 입력될 때마다 한 비트 단위로 배타적 논리곱 회로를 취하고, 그 결과값에 이용하여 입력된 블록 데이터의 에러를 검출할 수 있는 패리트 비트를 이용한 에러 검출 장치를 제공하는 데 그 목적이 있다.Accordingly, the present invention solves the problems of the prior art described above, and takes an exclusive AND circuit in units of one bit each time the block data of a series to which parity bits are added is input, and inputs the result using the result value. It is an object of the present invention to provide an error detection apparatus using a parit bit that can detect an error of the generated block data.

상기 목적을 달성하기 위하여 본 고안은, 패리티 비트가 부가되어 N비트로 절단된 각 블록 데이터가 직렬로 수신될 때 수신된 각 블록 데이터에서의 에러 발생을 검출하는 장치에 있어서, 직렬로 입력되는 N비트의 블록 데이터를 한 비트씩 순차 시프트하는 시프트 레지스터; 상기 시프트 레지스터로부터 한 비트씩이 제공될 때마다 제공된 한 비트값과 이전의 결과값에 대해 배타적 논리곱 회로를 취함으로써, 상기 N비트의 블록 데이터에 대한 최종 결과값을 산출하는 수단; 및 상기 산출된 최종 결과값에 의거하여 상기 N비트의 블록 데이터에 대한 에러 발생 여부를 체크하고, 이 체크 결과에 따른 에러 검출신호를 발생하는 에러 판단 블록으로 이루어진 패리트 비트를 이용한 에러 검출 장치를 제공한다.In order to achieve the above object, the present invention provides an apparatus for detecting an error occurrence in each received block data when parity bits are added and each block data cut into N bits is received in series. A shift register for sequentially shifting block data of the bit by bit; Means for calculating a final result value for the N bits of block data by taking an exclusive AND circuit for the provided one bit value and the previous result value each time one bit is provided from the shift register; And an error detection device using a parit bit including an error determination block that checks whether an error occurs for the N-bit block data based on the calculated final result value, and generates an error detection signal according to the check result. to provide.

도 1은 본 고안에 따른 에러 검출 장치를 적용하는 데 적합한 전형적인 에러 복원 시스템의 블록구성도,1 is a block diagram of an exemplary error recovery system suitable for applying an error detection apparatus according to the present invention;

도 2는 본 고안의 바람직한 실시예에 따른 패리트 비트를 이용한 에러 검출 장치의 블록구성도.Figure 2 is a block diagram of an error detection apparatus using a parit bit in accordance with a preferred embodiment of the present invention.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

102 : 입력 버퍼 104 : 에러 검출 블록102: input buffer 104: error detection block

106 : 데이터 복원 블록 108 : 출력 버퍼106: data recovery block 108: output buffer

202 : 시프트 레지스터 204 : XOR 게이트202: shift register 204: XOR gate

206 : 버퍼 208 : 에러 판단 블록206: buffer 208: error determination block

본 고안의 상기 및 기타 목적과 여러가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 고안의 바람직한 실시예로 부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 고안에 따른 에러 검출 장치를 적용하는 데 적합한 전형적인 에러 복원 시스템의 블록구성도로써, 입력 버퍼(102), 에러 검출 블록(104), 데이터 복원 블록(106) 및 출력 버퍼(108)를 포함한다.1 is a block diagram of a typical error recovery system suitable for applying an error detection apparatus according to the present invention, in which an input buffer 102, an error detection block 104, a data recovery block 106 and an output buffer 108 are shown. It includes.

도 1을 참조하면, 도시 생략된 전송 채널을 통해 직렬로 수신되는 입력 버퍼(102)에 저장되는 N비트 단위의 각 블록 데이터들은 라인 L11을 통해 시리얼로 에러 검출 블록(104) 및 데이터 복원 블록(106)으로 각각 제공된다.Referring to FIG. 1, block data in units of N bits stored in an input buffer 102 received serially through a transmission channel (not shown) are serially detected through an error detection block 104 and a data recovery block (line L11). 106 respectively.

다음에, 에러 검출 블록(104)은, 실질적으로 본 고안에 직접 관련되는 구성부재인 것으로, 도시 생략된 시스템 제어기로부터의 리셋신호에 따라, 라인 L11을 통해 N비트 단위의 각 블록 데이터가 입력될 때마다 각 블록 데이터에 삽입된 패리티 비트를 이용하여 해당 블록 데이터에 에러가 발생했는지의 여부를 검출하며, 그 에러 검출 결과에 상응하는 에러 검출신호를 라인 L13 상에 발생하여 데이터 복원 블록(106)으로 제공한다.Next, the error detection block 104 is substantially a component directly related to the present invention, and in accordance with a reset signal from a system controller (not shown), each block data in units of N bits can be input through the line L11. Each time, a parity bit inserted into each block data is used to detect whether an error has occurred in the corresponding block data, and an error detection signal corresponding to the error detection result is generated on the line L13 to restore the data. To provide.

이때, 에러 검출신호로서는, 예를들면 하이 또는 로우 레벨을 갖는 논리신호를 이용할 수 있을 것이다. 또한, 이러한 에러 검출 블록(104)에서의 구체적인 에러 검출 동작에 대해서는 첨부된 도 2를 참조하여 후에 상세하게 기술될 것이다.At this time, as the error detection signal, for example, a logic signal having a high or low level may be used. In addition, a specific error detection operation in this error detection block 104 will be described later in detail with reference to FIG. 2.

한편, 데이터 복원 블록(106)에서는, 라인 L13을 통해 에러 검출 블록(104)으로부터 제공되는 에러 검출신호에 응답하여, 라인 L11을 통해 제공되는 각 블록 데이터들에 대한 후처리를 수행, 즉 해당 블록 데이터에서 에러가 발생하지 않은 경우 해당 블록 데이터를 그대로 다음단의 출력 버퍼(108)로 전달하고, 해당 블록 데이터에서 에러가 발생한 경우 해당 블록 데이터에 대한 에러 복원(예를들어, 인접하는 주변 블록 데이터를 이용한 에러 복구 또는 은폐)을 수행하여 복원된 블록 데이터를 출력 버퍼(108)로 전달한다.Meanwhile, in the data recovery block 106, in response to the error detection signal provided from the error detection block 104 through the line L13, post-processing of each block data provided through the line L11 is performed, that is, the corresponding block. If no error occurs in the data, the block data is transferred to the next output buffer 108 as it is, and if an error occurs in the block data, error recovery for the block data (for example, adjacent neighboring block data) Error recovery or concealment) is performed to transfer the restored block data to the output buffer 108.

따라서, 출력 버퍼(108)의 출력측에서는 수신된 블록 데이터 또는 복원된 블록 데이터들이 다음 회로 블록으로 전달될 것이다.Thus, at the output side of the output buffer 108, the received block data or recovered block data will be transferred to the next circuit block.

다음에, 직렬 데이터 통신에서 본 고안에 따라 패리티 비트를 이용하여 고속으로 전송 에러를 검출하는 과정에 대하여 상세하게 설명한다.Next, a process of detecting a transmission error at high speed using a parity bit in serial data communication will be described in detail.

도 2는 본 고안의 바람직한 실시예에 따른 패리티 비트를 이용한 에러 검출 장치의 블록구성도를 나타낸다.2 is a block diagram of an error detection apparatus using parity bits according to a preferred embodiment of the present invention.

동도면에 도시된 바와같이, 본 고안의 에러 검출 장치는 시프트 레지스터(202), XOR 게이트(204), 버퍼(206) 및 에러 판단 블록(208)을 포함한다.As shown in the figure, the error detection apparatus of the present invention includes a shift register 202, an XOR gate 204, a buffer 206, and an error determination block 208.

도 2를 참조하면, 시프트 레지스터(202)는 라인 L11을 통해 도 1의 입력 버퍼(102)로부터 제공되는 블록 데이터를 1비트씩 순차적으로 시프트시켜 XOR 게이트(204)에 제공하는 것으로, 이러한 시프트 레지스터(202)는, 예를들면 입력 데이터가 10비트 단위로 절단된 블록 데이터일 때 10비트 시프트 레지스터로 구성될 수 있다.Referring to FIG. 2, the shift register 202 sequentially shifts block data provided from the input buffer 102 of FIG. 1 by one bit through the line L11 to the XOR gate 204 by sequentially shifting the bit data. 202 may be configured as a 10-bit shift register, for example, when the input data is block data truncated in units of 10 bits.

다음에, XOR 게이트(204)는 시프트 레지스터(202)로부터 제공되는 1비트의 입력값과 버퍼(204)에서 제공되는 출력값을 XOR하여 그 결과값을 버퍼(204)로 출력하는 것으로, 시프트 레지스터(202)로부터 1비트씩의 데이터가 제공될 때마다 입력 데이터와 이전의 결과값(즉, 버퍼(206)에 저장된 XOR의 결과값)간의 XOR를 수행한다.Next, the XOR gate 204 XORs the 1-bit input value provided from the shift register 202 and the output value provided from the buffer 204, and outputs the result value to the buffer 204. Each time one bit of data is provided from 202, an XOR is performed between the input data and the previous result (i.e., the result of the XOR stored in the buffer 206).

즉, XOR 게이트(204)에서는 1비트의 데이터가 입력될 때마다 현재 입력 데이터와 현재까지의 XOR의 결과값을 XOR하는 데, 이러한 누적 동작은 블록 데이터 단위로 수행된다.That is, each time one bit of data is input, the XOR gate 204 XORs the current input data and the result value of the XOR up to the present. This accumulation operation is performed in units of block data.

또한, 버퍼(206)는 XOR 게이트(204)에서의 결과값을 저장하는 것으로, 한 블록 데이터에 대한 XOR가 종료될 때 도시 생략된 시스템 제어기로부터 제공되는 리셋신호에 의거하여 클리어됨과 동시에 한 블록 데이터에 대한 최종 결과값을 에러 판단 블록(208)으로 제공한다.In addition, the buffer 206 stores a result value at the XOR gate 204, and is cleared based on a reset signal provided from a system controller (not shown) when the XOR for one block data is finished. Provide the final result for the error determination block 208.

한편, 에러 판단 블록(208)에서는 입력되는 각 블록 데이터에 대한 에러 발생 여부를 체크, 즉 버퍼(206)로부터 제공되는 해당 블록 데이터의 최종 결과값이 홀수인지 또는 짝수인지의 여부에 따라 해당 블록 데이터의 에러 발생 여부를 체크한다. 예를들어, 한 블록 데이터의 결과값이 짝수일 때를 정상 상태인 경우라 가정할 때, 에러 판단 블록(208)에서는 해당 블록 데이터의 XOR 결과값이 홀수일 때 라인 L13상에 하이 레벨의 에러 검출신호를 발생하여 도 1의 데이터 복원 블록(106)으로 제공한다.On the other hand, the error determination block 208 checks whether an error has occurred for each input block data, that is, the block data depending on whether the final result value of the corresponding block data provided from the buffer 206 is odd or even. Checks whether an error occurs. For example, assuming that the case where the result value of one block data is even is a normal state, in error determination block 208, a high level error on the line L13 when the XOR result value of the corresponding block data is odd. A detection signal is generated and provided to the data recovery block 106 of FIG.

따라서, 도 1의 데이터 복원 블록(106)에서는, 라인 L13을 통해 에러 판단 블록(208)으로부터 제공되는 에러 검출신호에 응답하여, 에러 검출에 대응하는 후처리 동작(즉, 에러 복구 또는 은폐)을 수행하게 될 것이다.Thus, in the data recovery block 106 of FIG. 1, in response to the error detection signal provided from the error determination block 208 via the line L13, a post-processing operation (i.e., error recovery or concealment) corresponding to the error detection is performed. Will perform.

이상 설명한 바와같이 본 고안에 따르면, 전체 블록 데이터가 모두 입력될 때 병렬로 배타적 논리곱 회로(XOR)를 취하여 전송 에러를 검출하는 종래 방법과는 달리, 직렬로 입력되는 블록 데이터의 한 비트 단위로 연속적으로 배타적 오차를 취하여 얻어지는 결과값에 의거하여 블록 데이터의 에러 검출을 수행하도록 함으로써 패리티 비트를 이용하여 에러를 검출하는 직렬 통신에서의 속도 저하를 효과적으로 억제할 수 있다.As described above, according to the present invention, unlike the conventional method of detecting exclusive transmission logic by taking an exclusive AND circuit (XOR) in parallel when all the block data is inputted, in units of one bit of block data input in series. By performing the error detection of the block data based on the result value obtained by continuously taking the exclusive error, it is possible to effectively suppress the speed drop in the serial communication that detects the error using the parity bit.

Claims

An apparatus for detecting an occurrence of an error in each received block data when a parity bit is added and each block data cut into N bits is received in series.

A shift register for sequentially shifting N-bit block data inputted in series one bit at a time;

Means for calculating a final result value for the N bits of block data by taking an exclusive AND circuit for the provided one bit value and the previous result value each time one bit is provided from the shift register; And

And a parit bit comprising an error determination block that checks whether an error occurs for the N-bit block data based on the calculated final result value, and generates an error detection signal according to the check result.