KR19990037630A - Clock extraction circuit - Google Patents
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Abstract
본 발명은 데이터 통신장치에 사용되는 추출 회로에 관한 것으로서, 상세히 설명하면, 배타 논리회로(EXCLUSIVE OR)를 사용하여 에지(EDGE) 검출 후, 외부 동기 (TRIGGER) 방식의 반전(INVERTER) 발진회로를 이용하여 클럭을 추출하는 회로에 관한 것으로서,BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an extraction circuit used in a data communication device. In detail, the present invention relates to an external oscillator circuit using an external TRIGGER method after edge detection using an exclusive logic circuit. A circuit for extracting a clock using
데이터 통신장치에 사용하고 있는 NRZ(Not Return Zero) 데이터에서 클럭을 추출하는 새로운 방식의 클럭 추출 방법으로, 일반적으로 사용하는 반전 발진회로(INVERTER OSCILLATOR)에 외부동기(TRIGGER)방식을 적용하여 안정적인 클럭을 추출하는 회로로 구성되어 있는 클럭 추출 회로.This is a new method of clock extraction that extracts the clock from NRZ (Not Return Zero) data used in data communication devices.It is stable clock by applying TRIGGER method to commonly used inverter oscillator. A clock extraction circuit is composed of a circuit for extracting.
Description
본 발명은 데이터 통신장치에 사용되는 추출 회로에 관한 것으로서, 상세히 설명하면, 배타 논리회로(EXCLUSIVE OR)를 사용하여 에지(EDGE) 검출 후, 외부 동기 (TRIGGER) 방식의 반전(INVERTER) 발진회로를 이용하여 클럭을 추출하는 회로에 관한 것으로서,BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an extraction circuit used in a data communication device. In detail, the present invention relates to an external oscillator circuit using an external TRIGGER method after edge detection using an exclusive logic circuit. A circuit for extracting a clock using
데이터 통신장치에 사용하고 있는 NRZ(Not Return Zero) 데이터에서 클럭을 추출하는 새로운 방식의 클럭 추출 방법으로, 일반적으로 사용하는 반전 발진회로(INVERTER OSCILLATOR)에 외부동기(TRIGGER)방식을 적용하여 안정적인 클럭을 추출하는 회로로 구성되어 있다.This is a new method of clock extraction that extracts the clock from NRZ (Not Return Zero) data used in data communication devices.It is stable clock by applying TRIGGER method to commonly used inverter oscillator. It is composed of a circuit for extracting.
기존의 클럭 추출회로는 입력되는 NRZ 데이터를 혼합기(MIXER)를 사용하여 클럭 성분을 추출 후 내부의 위상동기루프 PLL(PHASE LOCKED LOOP)를 이용하여 클럭을 추출합니다. 이 경우 MIXER와 PLL을 구성하기 위해서는 고가의 소자를 사용하여야 하며 회로 구성이 븍잡한 문제점이 있습니다. 저가의 단순한 클럭 추출 방식으로는 RC(Resistor Capacitor)필터를 사용하는 방식이 있으나 고속 데이터 통신에는 온도 변화에 따른 불안정적인 동작을 하게되어 전체시스템이 불안정하게되는 문제점이 있어왔다.Conventional clock extraction circuit extracts the clock NRZ data using a mixer (MIXER) and extracts the clock using an internal phase locked loop PLL (PHASE LOCKED LOOP). In this case, in order to configure MIXER and PLL, expensive devices must be used, and circuit configuration is complicated. The low cost simple clock extraction method uses a RC (Resistor Capacitor) filter, but the high speed data communication has a problem that the entire system becomes unstable due to unstable operation due to temperature changes.
국내공개특허공보 공개번호 제91-15120호는 클럭추출수단(2)를 구비한 논리소자의 내부지연 특성을 이용한 클럭추출회로에 있어서, NRZ신호가 입력될 때 내부논리 소자의 지연특성을 이용하여 RZ과 유사한 신호를 상기 클럭추출수단(2)로 출력하는 와이어드오아수단(1)을 구비한 회로인 논리소자의 내부지연 특성을 이용한 클럭추출 회로에 관한 것이고,Korean Patent Laid-Open Publication No. 91-15120 is a clock extraction circuit using an internal delay characteristic of a logic element having a clock extraction means (2), which uses a delay characteristic of an internal logic element when an NRZ signal is input. It relates to a clock extraction circuit using the internal delay characteristics of the logic element which is a circuit having a wired ore means (1) for outputting a signal similar to RZ to the clock extraction means (2),
국내공개특허공보 공개번호 제91-21039호는 아날로그방식으로 동작시킬 때는 VCO(Voltage Controlled Oscillator)에서의 지터의 고주파 성분을 줄이고, 디지틀 방식으로 동작시킬 때는 데이터 비트 속도에 비제한적인 법용 논리소자를 사용하여 고속 및 저속의 데이터 전송에서 사용이 가능할 뿐만 아니라 아날로그 PLL(Phase Locked Loop) 및 디지틀 PLL에 적용할 수 있는 비트동기를 위한 아날로그 및 디지틀 위상검출기에 관한 것이며,Korean Patent Laid-Open Publication No. 91-21039 reduces the high frequency component of jitter in a voltage controlled oscillator (VCO) when operating in an analog manner, and provides a legal logic device that is not limited to the data bit rate when operated in a digital manner. And analog and digital phase detectors for bit synchronization, which can be used for high speed and low speed data transmission, as well as applicable to analog phase locked loop (PLL) and digital PLL.
국내공개특허공보 공개번호 96-16221호는 NRZ신호를 입력받아 미분신호와 위상반전된 미분신호를 출력하는 랑게결합기와 그 랑게결합기에서 출력되는 미분신호를 위상 조정하는 위상조정기와, 상기 랑게결합기에 연결된 정합저항과, 정합저항과 위상조정기에 연결되어 PRZ신호를 출력하는 브리지 다이오드 정류기와, 음방향직류바이어스 전압을 인가받아 정류되기 적당한 직류 전압준위를 상기 브리지 다이오드 정류기에 제공하는 바이어스회로 구성된 기가 비트급 클럭 추출용 엔알지 투리알지(NRZ-to-PRZ)신호 변환 장치에 관한 것으로서Korean Patent Publication No. 96-16221 discloses a Langer coupler for receiving an NRZ signal and outputting a differential signal and a phase inverted differential signal, and a phase adjuster for phase-adjusting the differential signal outputted from the Langer coupler. Gigabit class consisting of a connected matching resistor, a bridge diode rectifier connected to the matching resistor and the phase adjuster and outputting a PRZ signal, and a bias circuit providing the bridge diode rectifier with a DC voltage level suitable for rectifying under a negative DC bias voltage. NRZ-to-PRZ signal converter for clock extraction
상기 기재된 종래기술들은 회로 구성이 복잡하고, 고속 데이터통신에는 부적합하며, 온도 변화에 따른 안정적인 동작을 기대하기 어려운 문제점이 있습니다.The above-described prior arts have problems of complicated circuit configuration, unsuitable for high-speed data communication, and difficult to expect stable operation due to temperature change.
본 발명은 상기 문제점을 해결하고자, 데이터 통신장치에 사용하고 있는 NRZ(Not Return Zero) 데이터에서 클럭을 추출하는 새로운 방식의 클럭 추출 방법으로, 일반적으로 사용하는 반전발진회로(INVERTER OSCILLATOR)에 외부동기(TRIGGER)방식을 적용하여 안정적인 클럭을 추출하는 회로로 구성되어 고속 데이터통신에 적합하며 저가의 안정적인 클럭의 추출 하는 범용클럭 추출회로를 제공하는데 그 목적이 있습니다.The present invention is a clock extraction method of a new method of extracting a clock from the NRZ (Not Return Zero) data used in the data communication device, the external synchronization to the commonly used inverter oscillator (INVERTER OSCILLATOR) It is composed of circuit that extracts stable clock by applying (TRIGGER) method, so it is suitable for high speed data communication and provides general purpose clock extraction circuit that extracts stable clock at low cost.
제1도는 본 발명의 베타논리회로를 이용한 에지검출 회로1 is an edge detection circuit using a beta logic circuit of the present invention.
제2도는 본 발명의 외부동기식 반전발진회로2 is an external synchronous inverting and oscillating circuit of the present invention.
제3도는 본 발명에 따른 전체 구성도3 is an overall configuration diagram according to the present invention
" 베타 논리회로를 이용한 에지 검출회로와"Edge detection circuit using beta logic circuit
외부동기식 반전발진회로를 결합한 클럭추출회로"Clock Extraction Circuit Incorporating External Synchronous Inverted Oscillator Circuit "
상기한 바와 같은 목적을 달성하기 위하여 본명은 입력되는 NRZ 데이터(A)는 지연(Delay) 회로를 거치며 윈래 입력신호보다 일정한 지연을 갖는 지연신호(B)가 발생됩니다.In order to achieve the above purpose, the real name is inputted NRZ data (A) is passed through the delay circuit and a delay signal (B) having a certain delay than the input signal is generated.
이 신호 (A)와 (B)를 동시에 배타 논리회로에 입력하면 배타논리회로의 출력에는 두 신호의 에지(EDGE) 성분 (C)가 검출됩니다. 이 검출된 (C) 신호는 입력되는 신호의 주파수 성분을 갖게되며 이를 반전 발진회로의 외부 동기(TRIGGER)로 사용합니다.When these signals (A) and (B) are input to the exclusive logic circuit at the same time, the edge (EDGE) component (C) of the two signals is detected at the output of the exclusive logic circuit. This detected (C) signal has the frequency component of the input signal and uses it as the external trigger (TRIGGER) of the inverted oscillator circuit.
반전 발진회로의 출력은 외부 동기(TRIGGER)가 인가되지 않을 경우 자체 발진을 하며 외부 동기(TRIGGER) 신호(C)가 입력될 경우 이 신호에 종속된 발진을 하여 데이터의 주파수 성분에 종속된 클럭이 추출되게 됩니다.The output of the inverted oscillator circuit oscillates itself when the external trigger is not applied, and when the external trigger signal C is input, the oscillator is oscillated dependent on this signal, so that the clock dependent on the frequency component of the data is generated. Will be extracted.
크리스탈(CRYSTAL)을 사용한 일반적인 반전 발진회로는 온도의 변화에 매우 안정적이며, 높은 Q(Quality)를 갖고 있어 고속 데이터의 클럭 추출에 적합합니다.Typical inverted oscillator circuit using CRYSTAL is very stable to temperature change and has high Q (Quality), which is suitable for clock extraction of high speed data.
사용상태를 도면을 참고하여 상세히 설명하면 다음과 같습니다.The following describes the use state in detail with reference to the drawings.
제1도는 지연(DELAY) 과 배타논리(EXCLUSIVE-OR) 회로를 이용한 에지(EDGE) 검출회로에 관한 것으로서FIG. 1 relates to an edge detection circuit using a delay and exclusive logic circuit.
배타 논리회로를 사용한 에지(EDGE) 검출회로는 일반적으로 많이 사용되는 위상검출 방식으로 입력되는 신호 (A)와 지연된 신호 (B)의 위상차를 검출합니다.Edge detection circuit using exclusive logic circuit detects the phase difference between input signal (A) and delayed signal (B) by the commonly used phase detection method.
이때 사용되는 지연회로는 시간이 지연을 만들 수 있는 일반적인 회로 사용이 가능합니다. 이 두 회로에 의해 발생되는 출력신호 (C)는 입력 신호 (A)와 (B)의 위상 차이만큼 출력됩니다. 이 출력되는 신호의 크기는 지연회로에 의해 결정됩니다. 논리적 수식은 다음과 같습니다.The delay circuit used at this time can be used as a general circuit where time can create a delay. The output signal (C) generated by these two circuits is output as much as the phase difference between the input signals (A) and (B). The magnitude of this output signal is determined by the delay circuit. The logical formula is:
입력신호(A) + 지연신호(B) = 출력신호 (C)Input signal (A) + delay signal (B) = output signal (C)
제2도는Second degree
외부 동기식 반전 발진회로 에 관한 것으로서External synchronous inverted oscillator circuit
외부 동기식 반전 발진회로는 일반적으로 사용하고 있는 반전(INVERTER) 소자를 사용하여 구성이 가능하다. 외부 동기식 발진회로는 외부 동기회로를 제거 할 경우 일반적인 반전 발진회로와 동일한 구성을 갖게 합니다. 외부 동기회로는 DC(Direct Current)을 제거하기 위해 축전기(Capacitor)를 사용하며, 안정적인 온도 특성을 유지키 위해 병렬로 저항을 추가하였습니다.The external synchronous inverting oscillator circuit can be configured by using an inverter device that is generally used. The external synchronous oscillator circuit has the same configuration as a general inverted oscillator circuit when the external synchronous circuit is removed. The external synchronous circuit uses a capacitor to eliminate direct current (DC), and adds a resistor in parallel to maintain stable temperature characteristics.
즉 배타 논리회로의 출력신호 (C)는 RC(Resistor-Capacitor)병렬회로를 거쳐 반전 발진회로로 입력되게 되며 이 신호에 의해 반전 발진회로는 자체 발진을 하다가 데이터가 갖고 있는 주파수성분을 따라가는 동작을 수행합니다. 따라서 반전 발진기의 출력은 원래의 입력 신호에 종속된 클럭을 발생하게 되며, 이는 데이터에서 클럭을 추출하는 동작을 하게 되는 것입니다.That is, the output signal (C) of the exclusive logic circuit is input to the inverted oscillator circuit through the RC (Resistor-Capacitor) parallel circuit, and the inverted oscillator circuit oscillates itself and follows the frequency component of the data. Do it. Thus, the output of the inverting oscillator generates a clock that is dependent on the original input signal, which extracts the clock from the data.
제3도는 본발명에 따른 전체 구성회로에 관한 것으로서 즉 베타논리회로를 이용한 에지검출회로와 외부 동기식 반전 발진회로를 결합한 클럭추출회로에 관한 것입니다.FIG. 3 relates to the entire component circuit according to the present invention, that is, a clock extraction circuit combining an edge detection circuit using a beta logic circuit and an external synchronous inverted oscillation circuit.
상기한 바와 같이 동작하는 본 발명은, 회로의 단순화로 인해 고속 데이터 통신에 적합한 클럭 추출회로의 저가 제작 및 온도 변화에 따른 안정적인 회로의 동작이 가능하며,According to the present invention operating as described above, due to the simplification of the circuit, a low cost fabrication of a clock extraction circuit suitable for high speed data communication and a stable circuit operation according to temperature change are possible
또한 불필요한 아날로그 소자를 최소화하여 초소형으로의 집적화가 가능합니다. 또한 안정적인 특성을 유지키 위해 별도의 조정점 없어 생산 비용의 절감 효과가 있습니다.In addition, miniaturization is possible by minimizing unnecessary analog devices. In addition, there is no adjustment point to maintain stable characteristics, which reduces production costs.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990002783A KR19990037630A (en) | 1999-01-28 | 1999-01-28 | Clock extraction circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990002783A KR19990037630A (en) | 1999-01-28 | 1999-01-28 | Clock extraction circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990037630A true KR19990037630A (en) | 1999-05-25 |
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Family Applications (1)
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| KR1019990002783A KR19990037630A (en) | 1999-01-28 | 1999-01-28 | Clock extraction circuit |
Country Status (1)
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|---|---|
| KR (1) | KR19990037630A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100674087B1 (en) * | 2004-11-22 | 2007-01-24 | 한국전자통신연구원 | Clock signal generation apparatus and method using asymmetrical distortion of NRZ signal, and optical transmission and receiving system using its |
-
1999
- 1999-01-28 KR KR1019990002783A patent/KR19990037630A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100674087B1 (en) * | 2004-11-22 | 2007-01-24 | 한국전자통신연구원 | Clock signal generation apparatus and method using asymmetrical distortion of NRZ signal, and optical transmission and receiving system using its |
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