KR19990034348U

KR19990034348U - Communication interface circuit

Info

Publication number: KR19990034348U
Application number: KR2019980000658U
Authority: KR
Inventors: 최동진
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1998-01-21
Filing date: 1998-01-21
Publication date: 1999-08-25

Abstract

본 고안은 통신 인터페이스 회로에 관한 것으로, 종래의 기술에 있어서는 하나의 버퍼를 이용하여 송신 및 수신시에 사용하도록 함으로써 저장할 수 있는 데이터의 용량이 적고, 송신 및 수신을 동시에 할 수 없는 반이중 통신만 가능하게 되어 고속의 송수신을 하지 못하는 문제점이 있었다. 따라서, 본 고안은 송신 및 수신용 버퍼와 쉬프터를 따로 두어 사용하도록 함으로써 송수신이 동시에 가능한 전이중 통신을 할 수 있도록 하고, 외부장치나 엠씨유와의 통신 지연시간이 짧아져 고속 통신이 가능하게 하는 효과가 있다.The present invention relates to a communication interface circuit, and in the related art, by using one buffer to be used for transmission and reception, the amount of data that can be stored is small, and only half-duplex communication that cannot simultaneously transmit and receive is possible. There was a problem that can not transmit and receive at high speed. Therefore, the present invention allows the transmission and reception buffer and the shifter to be used separately so that full-duplex communication can be simultaneously performed, and the communication delay time with the external device or MC can be shortened, thereby enabling high-speed communication. There is.

Description

Communication interface circuit

본 고안은 엠씨유(Main Control Unit:MCU)의 통신 인터페이스 회로에 관한 것으로, 특히 송신용 버퍼 및 수신용 버퍼를 따로 내장함으로써 고속의 전이중 통신이 가능하도록 한 통신 인터페이스 회로에 관한 것이다.The present invention relates to a communication interface circuit of the MC (Main Control Unit: MCU), and more particularly, to a communication interface circuit enabling high-speed full-duplex communication by separately embedding a transmitting buffer and a receiving buffer.

일반적으로 직렬 통신 인터페이스는 동기 방식과 비동기 방식으로 나눌 수 있는데, 비동기 방식은 기준 클럭이 없이 다른 제어신호에 동기를 맞추는 것이고, 동기 방식은 기준 클럭에 동기하여 데이터를 송수신하는 방식이다.In general, a serial communication interface can be divided into a synchronous method and an asynchronous method. The asynchronous method synchronizes other control signals without a reference clock, and the synchronous method transmits and receives data in synchronization with the reference clock.

도1은 종래의 통신 인터페이스의 구성을 보인 블록도로서, 이에 도시된 바와 같이 수신데이터(Rx)를 입력받는 쉬프터(1)와; 상기 쉬프터(1)가 차면 그 수신데이터(Rx)를 저장하는 버퍼(2)와; 상기 버퍼(2)의 데이터를 버스에 인터페이스 시키는 버스 인터페이스부(3)와; 상기 버퍼(2) 및 버스 인터페이스부(3)의 상태를 점검하여 제어신호를 출력하는 제어부(4)와; 송신시에 일정한 송신속도를 유지하기 위해 자체적으로 클럭을 발생하는 클럭 발생부(5)로 구성된것으로, 이와같이 구성된 종래 기술의 동작 과정을 설명 한다.1 is a block diagram showing a configuration of a conventional communication interface, and a shifter 1 for receiving received data Rx as shown therein; A buffer (2) for storing the received data (Rx) when the shifter (1) is full; A bus interface unit (3) for interfacing data of the buffer (2) to a bus; A control unit 4 for checking the state of the buffer 2 and the bus interface unit 3 and outputting a control signal; It is composed of a clock generator (5) which generates a clock itself to maintain a constant transmission speed at the time of transmission, it will be described the operation process of the prior art configured as described above.

수신 및 송신을 하기 전에 먼저, 쉬프터(1) 및 버퍼(2)는 인에이블 신호(EN)에 의해 클리어(clear)된 다음 라인을 통하여 입력된 수신데이터(Rx)는 쉬프터(1)에 차근차근 입력되고, 상기 쉬프터(1)의 용량이 8비트라고 가정할 때 8비트의 용량이 다 채워졌다면 버퍼(2)에 상기 수신데이터(Rx)를 저장시키고, 제어부(4)에서는 버스 인터페이스부(3)를 통하여 송신을 거부함과 아울러 상기 버퍼(2)에 데이터가 채워질 경우 이를 감지하여 버스 인터페이스부(3)에 데이터를 출력하도록 제어한다.Before receiving and transmitting, first, the shifter 1 and the buffer 2 are cleared by the enable signal EN, and then the received data Rx input through the line is gradually stepped into the shifter 1. If the capacity of the shifter 1 is 8 bits and the 8-bit capacity is full, the received data Rx is stored in the buffer 2, and the control unit 4 stores the bus interface unit 3. In addition to rejecting the transmission through), it detects that the data is filled in the buffer (2) and controls to output the data to the bus interface (3).

송신시에 제어부(4)는 수신거부 신호를 보내고, 버스 인터페이스부(3)를 통하여 전달되는 송신데이터(Tx)를 버퍼(2)에 저장한 다음 인에이블신호(EN)에 의해 쉬프터(1)에 전달하고, 클럭 발생부(5)에 의해 자체적으로 발생한 클럭에 동기하여 일정한 속도로 1비트씩 송신하게 된다.At the time of transmission, the control unit 4 sends a reject signal, stores the transmission data Tx transmitted through the bus interface unit 3 in the buffer 2 and then shifts the shifter 1 by the enable signal EN. In this case, the clock generator 5 transmits one bit at a constant speed in synchronization with the clock generated by itself.

그러나, 상기와 같이 종래의 기술에 있어서는 하나의 버퍼를 이용하여 송신 및 수신시에 사용하도록 함으로써 저장할 수 있는 데이터의 용량이 적고, 송신 및 수신을 동시에 할 수 없는 반이중 통신만 가능하게 되어 고속의 송수신을 하지 못하는 문제점이 있었다.However, in the conventional technology as described above, by using one buffer to be used at the time of transmission and reception, the amount of data that can be stored is small, and only half-duplex communication, which cannot transmit and receive simultaneously, enables high-speed transmission and reception There was no problem.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 송신 및 수신용 버퍼와 쉬프터를 따로 두어 사용하도록 함으로써 송수신이 동시에 가능한 전이중 통신을 할 수 있도록 하는 통신 인터페이스 회로를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and provides a communication interface circuit that enables full-duplex communication at the same time by transmitting and receiving buffers and shifters separately. There is a purpose.

도 1은 종래의 통신 인터페이스 회로의 구성도.1 is a block diagram of a conventional communication interface circuit.

도 2는 본 고안에 의한 통신 인터페이스 회로의 구성도.2 is a block diagram of a communication interface circuit according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 수신용 쉬프터 20 : 수신용 버퍼10: receiving shifter 20: receiving buffer

30 : 버스 인터페이스부 40 : 제어부30: bus interface unit 40: control unit

50 : 송신용 버퍼 60 : 송신용 쉬프터50: transmission buffer 60: transmission shifter

70 : 클럭 발생부70: clock generator

이와 같은 목적을 달성하기 위한 본 고안 통신 인터페이스 회로는, 수신데이터(Rx)를 입력받는 수신용 쉬프터와; 상기 수신용 쉬프터가 차면 그 수신데이터(Rx)를 저장하는 수신용 버퍼와; 상기 수신용 버퍼의 데이터를 버스에 인터페이스 시키는 버스 인터페이스부와; 상기 수신용 버퍼 및 버스 인터페이스부의 상태를 점검하여 데이터 흐름을 제어하는 제어부와; 상기 버스 인터페이스부를 통하여 송신 데이터(Tx)를 저장하는 송신용 버퍼와; 상기 송신용 버퍼로 부터 데이터를 전달받아 차례로 출력시키는 송신용 쉬프터와; 송신시에 일정한 송신속도를 유지하기 위해 자체적으로 클럭을 발생하는 클럭 발생부로 구성함으로써 달성되는 것으로, 이하 본 고안에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The communication interface circuit of the present invention for achieving the above object comprises a receiving shifter for receiving the received data (Rx); A receiving buffer which stores the received data Rx when the receiving shifter is full; A bus interface unit for interfacing data of the reception buffer to a bus; A control unit which controls a data flow by checking a state of the reception buffer and a bus interface unit; A transmission buffer for storing transmission data Tx through the bus interface unit; A transmission shifter which receives data from the transmission buffer and sequentially outputs data; This is achieved by configuring a clock generator that generates a clock by itself in order to maintain a constant transmission speed during transmission. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 고안을 적용한 통신 인터페이스 회로의 구성을 보인 블록도로서, 이에 도시한 바와 같이 수신데이터(Rx)를 입력받는 수신용 쉬프터(10)와; 상기 수신용 쉬프터(10)가 차면 그 수신데이터(Rx)를 저장하는 수신용 버퍼(20)와; 상기 수신용 버퍼(20)의 데이터를 버스에 인터페이스 시키는 버스 인터페이스부(30)와; 상기 수신용 버퍼(20) 및 버스 인터페이스부(30)의 상태를 점검하여 데이터 흐름을 제어하는 제어부(40)와; 상기 버스 인터페이스부(30)를 통하여 송신 데이터를 저장하는 송신용 버퍼(50)와; 상기 송신용 버퍼(50)로 부터 데이터를 전달받아 차례로 출력시키는 송신용 쉬프터(60)와; 송신시에 일정한 송신속도를 유지하기 위해 자체적으로 클럭을 발생하는 클럭 발생부(70)로 구성한 것으로, 이와같이 구성한 본 고안의 동작 및 작용을 설명하면 다음과 같다.2 is a block diagram showing a configuration of a communication interface circuit to which the present invention is applied, and as shown therein, a reception shifter 10 for receiving reception data Rx; A reception buffer 20 for storing the reception data Rx when the reception shifter 10 is full; A bus interface unit 30 for interfacing data of the receiving buffer 20 to a bus; A controller 40 for controlling the data flow by checking the states of the reception buffer 20 and the bus interface unit 30; A transmission buffer (50) for storing transmission data through the bus interface unit (30); A transmission shifter 60 which receives data from the transmission buffer 50 and sequentially outputs the data; In order to maintain a constant transmission rate at the time of transmission, it is composed of a clock generator 70 that generates its own clock. The operation and operation of the present invention configured as described above are as follows.

라인을 통하여 입력된 수신데이터(Rx)는 수신용 쉬프터(10)에 차근차근 입력되고, 상기 수신용 쉬프터(10)의 용량이 8비트라고 가정할 때 8비트의 용량이 다 채워졌다면 수신용 버퍼(20)에 상기 수신데이터(Rx)를 저장시키고, 제어부(40)에서는 상기 수신용 버퍼(20)에 데이터가 채워질 경우 이를 감지하여 버스 인터페이스부(30)에 데이터를 출력하도록 제어한다.The reception data Rx input through the line is gradually input to the reception shifter 10, and assuming that the capacity of the reception shifter 10 is 8 bits, if the capacity of 8 bits is full, the reception buffer The received data Rx is stored at 20, and the controller 40 detects that the data is filled in the receiving buffer 20 and controls to output the data to the bus interface 30.

송신시에 제어부(40)는 버스 인터페이스부(30)를 통하여 전달되는 송신데이터(Tx)를 송신용 버퍼(50)에 저장한 다음 인에이블신호(EN)에 의해 송신용 쉬프터(60)에 전달하고, 클럭 발생부(70)에 의해 자체적으로 발생한 클럭에 동기하여 일정한 속도로 1비트씩 송신하게 된다. (여기서 송신 및 수신용 버퍼(50,20)는 8×4비트 파이포(First in First out : FIFO)로써 2워드의 용량이 다 차면 8비트씩 순차적으로 출력한다.)At the time of transmission, the control unit 40 stores the transmission data Tx transmitted through the bus interface unit 30 in the transmission buffer 50 and then transmits the transmission data Tx to the transmission shifter 60 by the enable signal EN. The clock generator 70 transmits one bit at a constant speed in synchronization with the clock generated by itself. (In this case, the transmission and reception buffers 50 and 20 are 8 × 4 bit first in first out (FIFO), and when the two words are full, 8 bits are sequentially output.

이상에서 설명한 바와 같이 본 고안 통신 인터페이스 회로는 송신 및 수신용 버퍼와 쉬프터를 따로 두어 사용하도록 함으로써 송수신이 동시에 가능한 전이중 통신을 할 수 있도록 하고, 외부장치나 엠씨유와의 통신 지연시간이 짧아져 고속 통신이 가능하게 하는 효과가 있다.As described above, the communication interface circuit of the present invention allows the transmission and reception buffer and the shifter to be used separately so that full-duplex communication can be performed at the same time. There is an effect of enabling communication.

Claims

A reception shifter for receiving reception data; A receiving buffer for storing the received data when the receiving shifter is full; A bus interface unit for interfacing data of the reception buffer to a bus; A control unit which controls a data flow by checking a state of the reception buffer and a bus interface unit; A transmission buffer for storing transmission data through the bus interface unit; A transmission shifter which receives data from the transmission buffer and sequentially outputs data; A communication interface circuit comprising a clock generator that generates a clock itself to maintain a constant transmission speed during transmission.