KR19990031691A - Semiconductor package test board - Google Patents

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정영택
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윤종용
삼성전자 주식회사
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Abstract

본 발명은 반도체 패키지에 테스트 전압을 공급하여 구동 능력을 테스트하기 위한 반도체 패키지 테스트 보드에 있어서, 상기 테스트 보드의 내측에 위치하며 볼 격자 배열로 이루어진 패턴을 가지는 접지부와, 상기 접지부를 둘러싸며 테스트 전압용 제 1 및 제 2 전압을 공급하기 위한 전압 포트들을 가지는 제 1 전압 공급부와, 상기 제 1 전압 공급부를 둘러싸며 내측에는 핀을 접속하기 위해 볼 격자 배열로 이루어진 접속 패턴을 가지며 외측에는 상기 제 2 전압을 공급하기 위해 볼 격자 배열로 이루어진 접속 패턴을 가지는 반도체 패키지 접속부와, 상기 반도체 패키지 접속부와 좁은 거리를 두고 둘러싸며 테스트 전압용 제 1, 제 2, 제 3 및 제 4 전압을 공급하기 위한 전압 포트들을 가지는 제 2 전압 공급부를 구비하는 것을 특징으로 한다.The present invention provides a semiconductor package test board for testing a driving capability by supplying a test voltage to a semiconductor package, comprising: a ground part disposed inside the test board and having a pattern formed of a ball grid array; A first voltage supply having voltage ports for supplying first and second voltages for a voltage, a connection pattern formed in a ball lattice arrangement to connect pins on an inner side of the first voltage supply and on the outer side; A semiconductor package connecting portion having a connection pattern formed in a ball lattice arrangement for supplying a second voltage, and a first, second, third, and fourth voltage for supplying a test voltage surrounded by a narrow distance from the semiconductor package connecting portion; And a second voltage supply having voltage ports.

Description

반도체 패키지 테스트 보드Semiconductor package test board

본 발명은 반도체 패키지 테스트 보드에 관한 것으로서, 특히 BGA(ball grid array)형 반도체 패키지의 전기적 테스트를 효과적으로 실행할 수 있는 구조로 이루어진 반도체 패키지 테스트 보드에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package test board, and more particularly, to a semiconductor package test board having a structure capable of effectively executing electrical tests of a ball grid array (BGA) type semiconductor package.

반도체 집적회로는 패키지 레벨에서 테스트시 패키지의 각 핀, 즉 소켓의 핀과 검사를 위한 각 채널을 연결하는 유니버셜형 테스트 보드를 주로 사용하고 있다.The semiconductor integrated circuit mainly uses a universal test board connecting each pin of the package, that is, the socket pin and each channel for inspection at the package level.

기존의 DIP(dual inline package)나 QFP(quad flat package)의 경우에는 핀 수가 256개를 초과하지 않기 때문에 전압과 접지 배열 문제가 보드 디자인시에는 심각하지 않지만 제품의 특성 측면에서 제품 설계시에만 고려되었다. 그러나, 반도체 장치의 집적도 및 패키지의 핀 수가 증가되면서 새로운 조립 기술로 등장하고 있는 BGA형 패키지는 외부 단자에 납땜 볼을 사용하기 때문에 QFP에 비해 실장 면적이 감소되는 반면에 리드(lead) 피치가 더욱 더 짧아지게 된다.In the case of traditional dual inline package (quad flat) or quad flat package (QFP), the number of pins does not exceed 256, so the voltage and grounding arrangements are not serious when designing the board, but only considering the product design in terms of product characteristics. It became. However, the BGA type package, which has emerged as a new assembly technique due to the increase in the density of semiconductor devices and the number of pins of the package, uses solder balls on the external terminals, thereby reducing the mounting area compared to the QFP while providing a higher lead pitch. Shorter.

도 1은 종래 기술에 의한 BGA형 반도체 패키지 테스트 보드를 나타낸 도면으로서, 상기 테스트 보드의 내측에 위치하며 반도체 패키지의 각 핀을 접속하도록 볼 격자 배열로 이루어진 패턴을 가지는 채널부(10)와, 상기 채널부(10)를 둘러싸며 테스트 전압용 제 1 및 제 2 전압을 공급하기 위한 제 1 및 제 2 전압 포트(V1,V2)과 접지포트들(GND)을 가지는 제 1 전압 공급부(20)와, 상기 제 1 전압 공급부(20)를 둘러싸며 반도체 패키지의 각 핀을 접속하도록 볼 격자 배열로 이루어진 접속 패턴을 가지는 반도체 패키지 접속부(30)와, 상기 반도체 패키지 접속부(30)와 소정 거리(d1)를 두고 둘러싸며 제 1 및 제 2 전압을 공급하기 위한 전압 포트들(V1,V2,GND)을 가지는 제 2 전압 공급부(40)로 구성된다.1 is a diagram illustrating a BGA type semiconductor package test board according to the related art, and includes a channel part 10 disposed inside the test board and having a pattern formed in a ball grid array to connect pins of a semiconductor package. A first voltage supply unit 20 surrounding the channel unit 10 and having first and second voltage ports V1 and V2 and ground ports GND for supplying first and second voltages for a test voltage; And a semiconductor package connecting portion 30 having a connection pattern formed in a ball grid array surrounding the first voltage supplying portion 20 and connecting the pins of the semiconductor package, and a predetermined distance d1 from the semiconductor package connecting portion 30. And a second voltage supply unit 40 having voltage ports V1, V2, and GND for supplying the first and second voltages.

상기와 같이 구성된 BGA 패키지형 테스트 보드는 핀 수의 증가로 인한 짧은 리드 피치 때문에 종래의 개념으로 설계된 테스트 보드를 사용할 경우 보드 제작시 서로 인접한 핀들에 의한 쇼트가 발생된다. 또한, 테스트용 전압을 2개이상 사용하면 와이어링 길이가 길어지면서 제품에 따라 예상치 못한 테스트 보드의 특성이 저하되는 문제점이 있었다.The BGA packaged test board configured as described above has a short lead pitch due to an increase in the number of pins, and thus, when a test board designed according to a conventional concept is used, shorts are generated by adjacent pins when the board is manufactured. In addition, when two or more test voltages are used, there is a problem in that the length of the wiring becomes longer and the characteristics of the test board are unexpectedly lowered depending on the product.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 유니버셜한 형태의 BGA 테스트 보드를 사용하여도 서로 인접한 핀들의 쇼트 현상을 에방할 수 있으며 테스트 보드의 특성도 전용 테스트 보드를 사용할 때와 거의 동일한 효과를 기대할 수 있는 반도체 패키지 테스트 보드를 제공하는데 있다.An object of the present invention is to prevent the short-circuit of the pins adjacent to each other even when using a universal type BGA test board to solve the above problems of the prior art and the characteristics of the test board and when using a dedicated test board It is to provide a semiconductor package test board that can expect almost the same effect.

도 1은 종래 기술에 의한 BGA형 반도체 패키지 테스트 보드를 나타낸 도면.1 is a view showing a BGA type semiconductor package test board according to the prior art.

도 2는 본 발명에 따른 BGA형 반도체 패키지 테스트 보드를 나타낸 도면.2 is a view showing a BGA type semiconductor package test board according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100: 접지부 110: 제 1 전압 공급부100: ground portion 110: first voltage supply portion

120: 반도체 패키지 접속부 130: 제 2 전압 공급부120: semiconductor package connection 130: second voltage supply

상기 목적을 달성하기 위하여 본 발명의 장치는 반도체 패키지에 테스트 전압을 공급하여 구동 능력을 테스트하기 위한 반도체 패키지 테스트 보드에 있어서, 상기 테스트 보드의 내측에 위치하며 볼 격자 배열로 이루어진 패턴을 가지는 접지부; 상기 접지부를 둘러싸며 테스트 전압용 제 1 및 제 2 전압을 공급하기 위한 전압 포트들을 가지는 제 1 전압 공급부; 상기 제 1 전압 공급부를 둘러싸며 내측에는 핀을 접속하기 위해 볼 격자 배열로 이루어진 접속 패턴을 가지며 외측에는 상기 제 2 전압을 공급하기 위해 볼 격자 배열로 이루어진 접속 패턴을 가지는 반도체 패키지 접속부; 및 상기 반도체 패키지 접속부와 좁은 거리를 두고 둘러싸며 테스트 전압용 제 1, 제 2, 제 3 및 제 4 전압을 공급하기 위한 전압 포트들을 가지는 제 2 전압 공급부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the device of the present invention is a semiconductor package test board for testing a driving capability by supplying a test voltage to a semiconductor package, the ground portion having a pattern formed of a ball grid array located inside the test board ; A first voltage supply surrounding the ground and having voltage ports for supplying first and second voltages for a test voltage; A semiconductor package connection part surrounding the first voltage supply part and having a connection pattern formed in a ball lattice arrangement on the inside to connect pins and having a connection pattern formed in a ball lattice arrangement on the outside in order to supply the second voltage; And a second voltage supply unit surrounding the semiconductor package connection at a narrow distance and having voltage ports for supplying first, second, third and fourth voltages for a test voltage.

이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2는 본 발명에 따른 반도체 패키지 테스트 보드를 나타낸 도면으로서, 테스트 보드의 내측에 위치하며 볼 격자 배열로 이루어진 접지 패턴을 가지는 접지부(100)와, 상기 접지부(100)를 둘러싸며 테스트 전압용 제 1 및 제 2 전압을 공급하기 위한 제 1 및 제 2 전압 포트(V1,V2)과 접지 포트들(GND)을 가지는 제 1 전압 공급부(110)와, 상기 제 1 전압 공급부(110)를 둘러싸며 내측에는 핀을 접속하기 위해 볼 격자 배열로 이루어진 접속 패턴(C)을 가지며 외측에는 상기 제 2 전압을 공급하기 위해 볼 격자 배열로 이루어진 접속 패턴(V2')을 가지는 반도체 패키지 접속부(120)와, 상기 반도체 패키지 접속부(120)와 좁은 거리(d2)를 두고 둘러싸며 테스트 전압용 제 1, 제 2, 제 3 및 제 4 전압을 공급하기 위한 제 1, 제 2, 제 3 및 제 4 전압 포트들(V1,V2,V3,V4)을 가지는 제 2 전압 공급부(130)로 구성된다.FIG. 2 is a diagram illustrating a semiconductor package test board according to an embodiment of the present invention, wherein a ground part 100 is disposed inside the test board and has a ground pattern formed in a ball grid array, and surrounds the ground part 100 and a test voltage. A first voltage supply unit 110 having first and second voltage ports V1 and V2 and ground ports GND for supplying the first and second voltages; and the first voltage supply unit 110. The semiconductor package connector 120 includes a connection pattern C formed in a ball grid array to connect the pins to an inner side thereof, and a connection pattern V2 'formed in a ball grid array to supply the second voltage to the outside thereof. And first, second, third, and fourth voltages for supplying first, second, third, and fourth voltages for a test voltage while surrounding the semiconductor package connecting portion 120 at a narrow distance d2. Second voltage with ports V1, V2, V3, V4 It consists of payment (130).

상기와 같이 구성된 본 발명은 종래에 비해서 반도체 패키지 접속부(120)와 제 2 전압 공급부(130) 간의 거리가 짧아지기 때문에 와이어링 길이를 종래의 테스트 보드보다 짧게 줄일 수 있다. 또한, 본 발명은 종래 기술에 비해서 칩 조립시 추가적으로 테스트용 전압 V3, V4의 전압 포트를 소켓의 최외곽단과 일치하게 배치하므로서, 테스트 전압을 4개까지 사용할 수 있다.According to the present invention configured as described above, since the distance between the semiconductor package connection unit 120 and the second voltage supply unit 130 is shorter, the wiring length can be shorter than that of the conventional test board. In addition, the present invention can use up to four test voltages by arranging the voltage ports of the test voltages V3 and V4 to coincide with the outermost ends of the sockets when assembling the chips, compared to the prior art.

본 발명은 테스트 보드의 제작시 서로 인접한 핀들의 쇼트 현상을 예방할 수 있으며, 테스트 보드 특성도 전용 테스트 보드를 사용할 때와 거의 동일한 효과를 기대할 수 있다. 그리고, 여러 종류의 전압 공급을 원하는 제품에도 적용할 수 있다.The present invention can prevent the short phenomenon of the pins adjacent to each other when manufacturing the test board, and the test board characteristics can be expected to have almost the same effect as when using a dedicated test board. And various kinds of voltage supply can be applied to the desired product.

Claims (1)

반도체 패키지에 테스트 전압을 공급하여 구동 능력을 테스트하기 위한 반도체 패키지 테스트 보드에 있어서,A semiconductor package test board for testing a driving capability by supplying a test voltage to a semiconductor package, 상기 테스트 보드의 내측에 위치하며 볼 격자 배열로 이루어진 패턴을 가지는 접지부;A ground part disposed inside the test board and having a pattern formed of a ball grid array; 상기 접지부를 둘러싸며 테스트 전압용 제 1 및 제 2 전압을 공급하기 위한 전압 포트들을 가지는 제 1 전압 공급부;A first voltage supply surrounding the ground and having voltage ports for supplying first and second voltages for a test voltage; 상기 제 1 전압 공급부를 둘러싸며 내측에는 핀을 접속하기 위해 볼 격자 배열로 이루어진 접속 패턴을 가지며 외측에는 상기 제 2 전압을 공급하기 위해 볼 격자 배열로 이루어진 접속 패턴을 가지는 반도체 패키지 접속부; 및A semiconductor package connection part surrounding the first voltage supply part and having a connection pattern formed in a ball lattice arrangement on the inside to connect pins and having a connection pattern formed in a ball lattice arrangement on the outside in order to supply the second voltage; And 상기 반도체 패키지 접속부와 좁은 거리를 두고 둘러싸며 테스트 전압용 제 1, 제 2, 제 3 및 제 4 전압을 공급하기 위한 전압 포트들을 가지는 제 2 전압 공급부를 구비하는 것을 특징으로 하는 반도체 패키지 테스트 보드.And a second voltage supply having a narrow distance from the semiconductor package connection and having voltage ports for supplying first, second, third and fourth voltages for a test voltage.
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* Cited by examiner, † Cited by third party
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KR101159966B1 (en) * 2010-05-31 2012-06-25 (주)씨에스이엔지 A Faulty-Test system of the LED Chip
KR101159965B1 (en) * 2010-05-31 2012-06-25 (주)씨에스이엔지 A Faulty-Tester of the LED Chip

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KR101159966B1 (en) * 2010-05-31 2012-06-25 (주)씨에스이엔지 A Faulty-Test system of the LED Chip
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