KR19990030299A - Vertical transistor - Google Patents
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Abstract
트렌치 커패시터를 갖는, DRAM 셀과 같은 메모리 셀에 사용되는 수직형 트랜지스터이다. 수직형 트랜지스터는 트렌치 커패시터 위에 위치한 수평부 및 수직부를 갖는 게이트를 포함한다.A vertical transistor used in a memory cell, such as a DRAM cell, with a trench capacitor. The vertical transistor includes a gate having a horizontal portion and a vertical portion located above the trench capacitor.
Description
본 발명은 디바이스 및 디바이스 제조에 관한 것으로, 특히 수직형 트랜지스터에 관한 것이다.The present invention relates to device and device manufacture, and more particularly to vertical transistors.
디바이스 제조에 있어서, 절연, 반도체, 및 도체층이 기판상에 형성된다. 층은 특징 및 스페이스를 생성하도록 패턴화된다. 특징과 스페이스의 최소 디멘션이나 특징 사이즈(F)는 리소그래픽 시스템의 해상 성능에 달려있다. 특징 및 스페이스는 트랜지스터, 커패시터 및 저항과 같은 디바이스를 형성하도록 패턴화된다. 이러한 디바이스는 소정의 전기적 기능을 수행하도록 상호접속된다. 여러 디바이스 층의 형성 및 패턴화는 산화, 주입, 디포지션, 실리콘의 에피택시얼 성장, 리소그래피, 및 에칭과 같은 종래의 제조 기술을 이용하여 달성된다. 이러한 기술은 1988년 맥그로-힐, 뉴욕, S.M. Sze,VLSI Technology제 2판에 개시되고 있으며, 이를 여기에 인용한다.In device fabrication, insulation, a semiconductor, and a conductor layer are formed on a substrate. The layer is patterned to produce features and spacing. The minimum dimension or feature size (F) of a feature and space depends on the resolution performance of the lithographic system. Features and spaces are patterned to form devices such as transistors, capacitors, and resistors. These devices are interconnected to perform certain electrical functions. The formation and patterning of multiple device layers is achieved using conventional fabrication techniques such as oxidation, implantation, deposition, epitaxial growth of silicon, lithography, and etching. These techniques are described in McGraw-Hill, 1988, SM Sze, VLSI Technology Second Edition, 1988, which is incorporated herein by reference.
다이내믹 랜덤 액세스 메모리(DRAM)와 같은 랜덤 액세스 메모리는 정보의 저장을 제공하도록 로우 및 칼럼으로 구성되는 메모리 셀을 포함한다. 메모리 셀 중 한 타입은 예를 들어 스트랩으로 트렌치 커패시터에 연결된 트랜지스터를 포함한다. 전형적으로, 트랜지스터에 연결된 커패시터 플레이트를 노드라고 부른다. 동작될 때, 트랜지스터는 데이터가 커패시터로 읽혀지거나 쓰여짐을 허용한다.A random access memory, such as dynamic random access memory (DRAM), includes memory cells configured in rows and columns to provide for the storage of information. One type of memory cell includes, for example, a transistor connected to the trench capacitor as a strap. Typically, a capacitor plate connected to a transistor is referred to as a node. When activated, the transistor allows the data to be read or written to the capacitor.
디바이스를 축소하려는 계속된 요구는 보다 높은 밀집도와 보다 적은 특징 사이즈 및 셀 면적을 갖는 DRAM 설계를 촉진하여 왔다. 예를 들어, 종래의 8F2의 셀 면적을 6F2를 향해 그리고 아래로 줄이는 것이 연구되고 있다. 그러나, 그러한 밀집된 작은 특징 및 셀 사이즈의 제조는 확실하지 않다. 예를 들어, 소형화로 인한 마스크 레벨 오버레이 감광도는 DRAM 셀에서 트랜지스터를 설계하고 제조하는 데 어려움을 야기한다. 또한, 그러한 소형화는 어레이 디바이스를 그것의 한계까지 스케일하며, 이로 인해 셀 동작에 악영향을 끼치는 쇼트 채널의 문제를 발생한다. 문제를 더욱 악화시키는 것으로서, 쇼트 채널 디바이스 설계 규칙은 노드 접합부의 종래 저레벨 도핑에 모순된다.Continued demand for shrinking devices has facilitated DRAM designs with higher density and smaller feature sizes and cell areas. For example, it has been studied to reduce the cell area of conventional 8F 2 toward and below 6F 2 . However, the production of such dense small features and cell sizes is not certain. For example, mask level overlay photosensitivity due to miniaturization presents difficulties in designing and manufacturing transistors in DRAM cells. Such miniaturization also scales the array device to its limit, which results in a short channel problem that adversely affects cell operation. To further exacerbate the problem, the short channel device design rules contradict the conventional low level doping of the node junction.
이상의 검토를 통해 볼 때, DRAM 셀에서 쉽게 실행되는 트랜지스터를 제공할 필요가 있다는 것은 명백하다.From the above discussion it is clear that there is a need to provide a transistor that is easily implemented in a DRAM cell.
도 1은 종래의 DRAM 셀;1 shows a conventional DRAM cell;
도 2는 본 발명에 따른 DRAM 셀;2 shows a DRAM cell according to the present invention;
도 3a-3i는 도 2의 DRAM 셀을 제조하는 프로세스;Figures 3a-3i illustrate a process for fabricating the DRAM cell of Figure 2;
도 4a-4c는 본 발명의 대안적 실시례; 그리고Figures 4A-4C illustrate an alternative embodiment of the present invention; And
도 5는 본 발명에 따른 메모리 칩을 이용한 컴퓨터 시스템이다.5 is a computer system using a memory chip according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Description of the Related Art [0002]
201 : DRAM 셀 203 : 기판201: DRAM cell 203: substrate
210 : 트렌치 커패시터 211 : 폴리210: trench capacitor 211: poly
220 : n-타입 매입 플레이트 225 : n-타입 매입 웰220: n-type buried plate 225: n-type buried well
227 : 칼러 250 : 수직형 트랜지스터227: Color 250: Vertical transistor
251 : 소스 252 : 드레인251: source 252: drain
253 : 전도층 255 : 질화물층253: Conductive layer 255: Nitride layer
256 : 게이트 스택 259 : 게이트 산화물256: gate stack 259: gate oxide
본 발명은 수직형 트랜지스터에 관한 것이다. 한 예에서, 수직형 트랜지스터는 트렌치 커패시터를 갖는 메모리 셀에서 구체화된다. 트렌치 커패시터는 실리콘 웨이퍼와 같은 기판에 형성된다. 트렌치 커패시터의 상부 표면은 기판의 상부 표면 아래로 함몰된다. 협소 트렌치 절연(shallow trench isolation: STI)이 다른 디바이스와 메모리 셀을 절연하기 위하여 구비된다. STI는 트렌치 커패시터의 일부를 오버레이하며, 나머지 부분은 트렌치 커패시터 위에 남겨둔다. 또한, 트랜지스터는 STI 반대편 기판상에 위치한다. 트랜지스터는 게이트, 드레인, 및 소스를 포함한다. 게이트는 기판 표면 위에 위치한 수평부 및 실리콘 측벽과 STI 측벽 사이의 나머지 부분 내로 덮여 싸이는 수직부를 갖는 전도층을 포함한다. 트랜지스터의 수직부는 유전층에 의해 트렌치 커패시터와 절연된다.The present invention relates to a vertical transistor. In one example, a vertical transistor is embodied in a memory cell having a trench capacitor. The trench capacitors are formed on a substrate such as a silicon wafer. The upper surface of the trench capacitor is recessed below the upper surface of the substrate. Shallow trench isolation (STI) is provided to isolate memory cells from other devices. The STI overlaid a portion of the trench capacitor, leaving the remaining portion above the trench capacitor. In addition, the transistor is located on the STI opposite substrate. The transistor includes a gate, a drain, and a source. The gate includes a conductive layer having a horizontal portion located above the substrate surface and a vertical portion wrapped around the silicon sidewall and the remaining portion between the STI sidewalls. The vertical portion of the transistor is insulated from the trench capacitor by a dielectric layer.
본 발명은 수직형 트랜지스터에 관한 것이다. 설명의 목적상, 본 발명은 트렌치 커패시터 메모리 셀을 제조하는 경우에 대해 서술된다. 메모리 셀은 집적회로에 이용된다. 예를 들어, IC는 랜덤 액세스 메모리(RAM), 다이내믹 랜덤 액세스 메모리(DRAM), 또는 동기 DRAM(SDRAM)이다. 애플리케이션 특정 IC(ASIC), 병합 DRAM-로직 회로(임베디드 DRAM), 또는 다른 로직 회로와 같은 IC도 유용하다.The present invention relates to a vertical transistor. For purposes of illustration, the present invention is described with reference to the case of manufacturing a trench capacitor memory cell. The memory cell is used in an integrated circuit. For example, the IC may be a random access memory (RAM), a dynamic random access memory (DRAM), or a synchronous DRAM (SDRAM). ICs such as application specific integrated circuits (ASICs), merged DRAM-logic circuits (embedded DRAMs), or other logic circuits are also useful.
일반적으로, 많은 IC들이 웨이퍼 상에 평행하게 형성된다. 프로세싱이 완료된 후, IC들을 각 칩으로 분리하기 위하여 웨이퍼를 다이스한다. 그런 후, 칩은 패키지되며, 최종 생산품이 만들어진다. 이는 예를 들어 컴퓨터 시스템, 셀룰러 폰, 개인 휴대 이동단말기, 및 다른 전자 제품에 사용된다. 그러나, 본 발명은 현저하게 더 넓은 범위를 가지며, 일반적으로 트랜지스터 제조까지 확장된다.In general, many ICs are formed on the wafer in parallel. After the processing is completed, the wafers are diced to separate the ICs into individual chips. The chip is then packaged and the final product made. For example, in computer systems, cellular phones, personal digital assistants, and other electronic products. However, the present invention has a significantly wider range and extends generally to transistor fabrication.
본 발명의 이해를 돕기 위하여, 종래 트렌치 커패시터 DRAM 셀을 설명한다.To facilitate understanding of the present invention, a conventional trench capacitor DRAM cell is described.
도 1에는, 종래의 트렌치 커패시터 DRAM 셀(100)이 도시되고 있다. 이러한 종래 트렌치 커패시터 DRAM 셀은 예를 들어 네스비트 등의 A 0.6 ㎛2256Mb Trench DRAM Cell With Self-Aligned Buried Strap(BEST) IEDM 93-627에 개시되고 있으며, 이를 여기게 인용한다. 일반적으로, 셀의 어레이는 워드라인과 비트라인으로 상호 연결되어 DRAM 칩을 형성한다.In Figure 1, a conventional trench capacitor DRAM cell 100 is shown. Such conventional trench capacitor DRAM cells are disclosed, for example, in A 0.6 탆 2 256 Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST) IEDM 93-627, such as Nesbit et al. Generally, the array of cells is interconnected with word lines and bit lines to form DRAM chips.
DRAM 셀은 기판(101)내에 형성되는 트렌치 커패시터(160)를 포함한다. 기판은 붕소(B)와 같은 p-타입 도펀트(p_)로 저농도 도핑된다. 일반적으로, 트렌치는 비소(As)와 같은 n-타입 도펀트(n+)로 고농도 도핑된 폴리실리콘(폴리)(161)으로 채워진다. 폴리는 커패시터의 한 플레이트로 역할한다. 커패시터의 다른 플레이트는 비소로 도핑된 매입 플레이트(165)로 형성된다.The DRAM cell includes a trench capacitor 160 formed in the substrate 101. The substrate was low-concentration doped with p- type dopants (p _), such as boron (B). Typically, the trench is filled with highly doped polysilicon (poly) 161 with an n-type dopant (n + ) such as arsenic (As). The poly acts as a plate of the capacitor. The other plate of the capacitor is formed of buried plate 165 doped with arsenic.
DRAM 셀은 또한 수평 트랜지스터(110)를 포함한다. 트랜지스터는 게이트(112), 소스(113), 및 드레인(114)을 포함한다. 게이트 및 소스는 인(P)와 같은 n-타입 도펀트를 주입함으로써 형성된다. 소스와 드레인의 지정은 트랜지스터의 동작에 따라 달라질 수 있다. 편의를 위해, 용어 소스 및 드레인은 상호교환 가능하다. 트랜지스터를 커패시터로 연결하는 것은 스트랩(125)을 통해 달성된다. 스트랩은 트렌치에 비소로 도핑된 폴리로부터 외부 확산된 비소 도펀트를 제공함으로써 형성된다.The DRAM cell also includes a horizontal transistor (110). The transistor includes a gate 112, a source 113, and a drain 114. The gate and source are formed by implanting an n-type dopant such as phosphorus (P). The designation of the source and the drain may vary depending on the operation of the transistor. For convenience, the term source and drain are interchangeable. Connecting the transistor to the capacitor is accomplished through the strap 125. The strap is formed by providing the trench with an arsenic dopant that is externally diffused from the arsenic doped poly.
칼러(168)는 트렌치의 상부에 형성된다. 칼러는 매입 플레이트로 노드 접합부가 펀치스루(punchthrough)되는 것을 막아준다. 펀치스루는 그것이 셀 동작에 영향을 끼치기 때문에 바람직하지 않다. 도시된 바와 같이, 칼러는 매입 스트랩의 하부와 매입 플레이트의 상부 한계를 정한다.A collar 168 is formed on top of the trench. The collar prevents the node joint from punchthrough into the embedding plate. Punch through is undesirable because it affects cell operation. As shown, the collar defines the bottom of the embedding strap and the upper limit of the embedding plate.
인(P)과 같은 n-타입 도펀트로 구성되는 매입 웰(170)은 기판 표면 아래에 구비된다. 매입 n-웰에서 도펀트의 최고 농도는 칼러의 하부 근처이다. 보통, 웰은 저농도로 도핑된다. 매입 웰은 어레이에서 DRAM 셀의 매입 플레이트를 연결하는 역할을 한다.An embedding well 170 comprised of an n-type dopant such as phosphorus (P) is provided below the substrate surface. The highest concentration of dopant in the implanted n-well is near the bottom of the collar. Usually, the wells are doped at a low concentration. The buried well serves to connect the buried plate of the DRAM cell in the array.
소스 및 게이트에 적절한 전압을 가함으로써 트랜지스터를 동작시키는 것은 트렌치 커패시터로부터 데이터가 읽혀지거나 쓰여질 수 있도록 한다. 일반적으로, 게이트 및 소스는 DRAM 어레이에서 각각 워드라인과 비트라인을 형성한다. 협소 트렌치 절연(STI)(180)은 디바이스의 다른 셀로부터 DRAM 셀을 절연하기 위하여 제공된다. 도시된 바와 같이, 워드라인(120)은 트렌치 위에 형성되며, STI에 의해 그들로부터 절연된다. 워드라인(120)을 패싱 워드라인(passing wordline)이라고 한다. 이러한 구성을 겹쳐진 비트라인 아키텍쳐(folded bitline architecture)라고 한다.Operating the transistor by applying appropriate voltages to the source and gate allows data to be read or written from the trench capacitors. Generally, the gate and source form a word line and a bit line, respectively, in a DRAM array. A narrow trench isolation (STI) 180 is provided to isolate the DRAM cell from other cells of the device. As shown, the word lines 120 are formed over the trenches and isolated from them by STI. The word line 120 is referred to as a passing wordline. This configuration is referred to as a folded bitline architecture.
도 2는 본 발명에 따른 수직형 트랜지스터(250)의 한 예를 도시하고 있다. 수직형 트랜지스터는 DRAM 셀(201)에 실행된다. DRAM 셀은 병합된 절연 노드 트렌치(MINT) 셀이다. 다른 셀 구성도 또한 유용하다.2 shows an example of a vertical transistor 250 according to the present invention. The vertical transistor is implemented in the DRAM cell 201. The DRAM cell is a merged isolation node trench (MINT) cell. Other cell configurations are also useful.
도시된 바와 같이, DRAM 셀은 기판(203) 내에 형성된 트렌치 커패시터(210)를 이용한다. 기판은 예를 들어 제 1전도도를 갖는 도펀트로 저농도 도핑되어 있다. 한 예에서, 기판은 붕소와 같은 p-타입 도펀트(p_)로 저농도 도핑되어 있다. 보통, 트렌치는 제 2전도도를 갖는 도펀트로 고농도 도핑된 폴리(211)를 포함한다. 도시된 바와 같이, 폴리는 예를 들어 비소나 인과 같은 n-타입 도펀트(n+)로 고농도 도핑된다. 한 예에서, 폴리는 비소로 고농도 도핑되어 있다. 폴리(211)는 커패시터의 한 플레이트로 역할한다. 커패시터의 다른 플레이트는 예를 들어 비소를 포함하는 n-타입 매입 플레이트(220)로 형성된다.As shown, the DRAM cell utilizes a trench capacitor 210 formed in the substrate 203. The substrate is lightly doped, for example, with a dopant having a first conductivity. In one example, the substrate is the low-concentration doped with p- type dopants (p _), such as boron. Typically, the trench comprises heavily doped poly 211 with a dopant having a second conductivity. As shown, the poly is heavily doped with an n-type dopant (n + ), such as, for example, arsenic or phosphorous. In one example, poly is highly doped with arsenic. The poly 211 serves as a plate of the capacitor. The other plate of the capacitor is formed of an n-type buried plate 220 containing, for example, arsenic.
칼러(227)는 트렌치 상부 근처에 구비되고, 매입 플레이트 상부의 다소 아래에 연장된다. 칼러는 노드 접합부에서 매입 플레이트까지의 펀치스루를 방지할 만큼 충분히 두껍다. 한 예에서, 칼러는 약 20-40㎚이다. 예를 들어 p 도펀트를 포함하는 n-타입 매입 웰(225)은 칼러(227)의 상부 근처에 구비된다. 매입 웰은 어레이에서 다른 DRAM의 매입 플레이트를 연결한다.The collar 227 is provided near the top of the trench and extends somewhat below the top of the buried plate. The collar is thick enough to prevent punch through from the node junction to the buried plate. In one example, the color is about 20-40 nm. An n-type buried well 225, for example containing a p dopant, is provided near the top of the collar 227. The embedded wells connect the embedded plates of the other DRAMs in the array.
수직형 트랜지스터(250)는 n-채널 트랜지스터이다. 트랜지스터는 게이트(256), 소스(251), 및 드레인(252)을 포함한다. 워드라인으로 불리기도 하는 게이트 스택은 보통 전도(253) 및 질화물(255)층을 포함한다. 한 예에서, 전도층(253)은 폴리층이다. 대안적으로, 전도층은 워드라인의 저항을 줄이기 위한 폴리사이드(polycide)층이다. 폴리사이드층은 폴리층 상부에 실리사이드층을 포함한다. 실리사이드층을 형성함에 있어, 몰리브덴(MoSix), 탄탈륨(TaSix), 텅스텐(WSix), 티타늄(TiSix), 또는 코발트(CoSix)를 포함하여 여러 실리사이드가 유용하다. 알루미늄이나 텅스텐 및 몰리브덴과 같은 내화성 금속도 단독으로 또는 실리사이드와 함께 전도층을 형성하기 위하여 사용될 수 있다.Vertical transistor 250 is an n-channel transistor. The transistor includes a gate 256, a source 251, and a drain 252. A gate stack, also referred to as a word line, typically includes a conductive 253 and a nitride 255 layer. In one example, the conductive layer 253 is a poly layer. Alternatively, the conductive layer is a polycide layer for reducing the resistance of the word line. The polycide layer comprises a silicide layer on top of the poly layer. A variety of silicides are useful in forming the silicide layer, including molybdenum (MoSi x ), tantalum (TaSi x ), tungsten (WSi x ), titanium (TiSi x ), or cobalt (CoSi x ). Refractory metals such as aluminum, tungsten, and molybdenum may be used alone or in combination with a silicide to form a conductive layer.
폴리를 포함하는 게이트의 부분(245)은 6F2 셀 레이아웃용 동작 에지에 정렬된 게이트 스택(256)의 에지를 넘어 연장되며, 트렌치의 상부 내로 연장된다. 게이트의 부분(245) 아래에 위치한 유전층(233)이 구비된다. 유전층은 노드로부터 부분(245)을 절연할 만큼 충분히 두껍다. 한 예에서, 절연층은 예를 들어 고밀도 플라즈마 디포지션이나 유동성 산화물로 형성되는 산화물과 같은 유전 물질을 포함한다.The portion 245 of the gate including the poly extends beyond the edge of the gate stack 256 aligned to the operating edge for the 6F2 cell layout and extends into the top of the trench. A dielectric layer 233 is provided below the portion 245 of the gate. The dielectric layer is thick enough to insulate the portion 245 from the node. In one example, the insulating layer comprises a dielectric material such as, for example, an oxide formed of a high density plasma deposition or a flowable oxide.
게이트 바로 아래에 게이트 산화물(259)이 존재한다. 게이트 산화물은 게이트 스택(256)의 바로 아래에서 소스(251)의 반대편으로 연장되어 기판의 측벽을 둘러싸며, 절연층(233)으로 연장된다. 드레인은 게이트 산화물의 부분 둘레의 외피에 인접한 실리콘 기판에 위치한다. 드레인 및 소스는 적절한 도펀트 프로필로 구성되어 소정의 전기적 특성을 얻는다.There is a gate oxide 259 directly below the gate. The gate oxide extends to the opposite side of the source 251 directly below the gate stack 256 and surrounds the sidewalls of the substrate and extends to the insulating layer 233. The drain is located on the silicon substrate adjacent the shell around the portion of the gate oxide. The drain and source are configured with a suitable dopant profile to obtain the desired electrical properties.
본 발명에 따르면, 게이트는 수평부(256), 및 수직부(245)를 포함한다. 수평부에 수직인 수직부(245)는 트렌치(210) 위의 기판 표면 아래로 수직으로 연장된다. 수직부(245)를 가짐으로써, 디바이스의 길이는 표면적을 증가시키지 않고도 연장될 수 있다. 예를 들어, 디바이스의 길이는 기판 내로 보다 깊게 수직부를 형성함으로써 증가될 수 있다. 그러므로, 수직 트랜지스터는 쇼트 채널 효과에 관련된 문제를 회피한다.According to the present invention, the gate includes a horizontal portion 256 and a vertical portion 245. The vertical portion 245, which is perpendicular to the horizontal portion, extends vertically below the substrate surface above the trench 210. By having the vertical portion 245, the length of the device can be extended without increasing the surface area. For example, the length of the device can be increased by forming a deeper portion into the substrate. Therefore, the vertical transistor avoids problems related to the short channel effect.
도시된 바와 같이, 유전층(233)은 칼러와 분리된다. 분리는 노드에서 드레인으로 충분한 전류가 흐르게 할만큼 크며, 따라서 트랜지스터와 커패시터 사이의 연결을 제공한다. 드레인은 트렌치 폴리로부터 비소를 외부 확산함으로써 형성된다.As shown, the dielectric layer 233 is separated from the collar. The isolation is large enough to allow sufficient current to flow from the node to the drain, thus providing a connection between the transistor and the capacitor. The drain is formed by externally diffusing arsenic from the trench poly.
어레이에서 다른 DRAM 셀로부터 DRAM 셀을 절연하기 위하여, STI(380)이 구비된다. 한 예에서, STI의 상부 표면(381)은 실리콘 기판 표면(390)의 플레인 위로 올려진다. 대안적으로, 올려지지 않은 STI도 유용하다. 올려진 STI(RSTI)는 타이틀 디바이스 제조에서 산화 스트레스 감소로서 동시 계루중인 미국 출원(변호사 서류번호 97 P 7487 US)에 개시되고 있으며, 이를 여기에 인용한다. 거기서 언급된 바와 같이, RSTI의 상부 표면은 기판 표면 위로 올려져서, 실리콘 기판 표면 아래로 연장되는 디보트(divot) 형성을 효과적으로 감소시킨다. 실리콘 기판 표면 아래의 디보트 형성은 어레이에서 DRAM 셀의 동작에 악영향을 끼친다. 한 예에서, RSTI의 상부 표면이 올려지는 거리는 약 100nm이하이다. 바람직하게는, 그 거리는 약 20-100nm이다. 보다 바람직하게는, 약 40-80nm, 그리고 더욱더 바람직하게는 50-70nm이다. 다른 예에서, RSTI의 상부 표면이 올려지는 거리는 약 50nm이다. 실리콘 기판 표면과 실질적으로 평면인 상부 표면을 갖는 STI도 유용하다.To isolate the DRAM cell from other DRAM cells in the array, an STI 380 is provided. In one example, the upper surface 381 of the STI is raised above the plane of the silicon substrate surface 390. Alternatively, an unloaded STI is also useful. The raised STI (RSTI) is disclosed in a co-pending US application (Attorney Docket No. 97 P 7487 US) as reduction of oxidative stress in the manufacture of title devices, which is incorporated herein by reference. As noted therein, the upper surface of the RSTI is raised above the substrate surface, effectively reducing divot formation that extends below the silicon substrate surface. DiBot formation below the silicon substrate surface adversely affects the operation of the DRAM cell in the array. In one example, the distance over which the top surface of the RSTI is raised is less than about 100 nm. Preferably, the distance is about 20-100 nm. More preferably about 40-80 nm, and even more preferably 50-70 nm. In another example, the distance over which the top surface of the RSTI is raised is about 50 nm. An STI having a silicon substrate surface and a top surface that is substantially planar is also useful.
RSTI 위에, 산화물(240)의 박막층이 구비된다. 산화물은 게이트 스택의 폴리(213)의 부분 내로 연장된다. 산화물은 게이트 스택을 형성하는 에치용 에치 스톱으로 역할한다. 산화물은 게이트 스택 내로 충분히 연장되어, 게이트 스택 에치가 게이트의 부분(245) 내로 에칭되는 것을 방지한다. 한 예에서, 산화물은 만족하게는 게이트폭의 약 1/3으로 연장된다.On the RSTI, a thin film layer of oxide 240 is provided. The oxide extends into the portion of the poly (213) of the gate stack. The oxide serves as an etch stop for the etch to form the gate stack. The oxide extends sufficiently into the gate stack to prevent the gate stack from being etched into portions of the gate 245. In one example, the oxide satisfactorily extends to about 1/3 of the gate width.
패싱 워드라인(미도시)은 RSTI위에 형성된다. 패싱 워드라인은 RSTI 산화물에 의해 트렌치와 절연된다. 한 예에서, 패싱 워드라인의 한 에지는 트렌치 측벽과 나란하며, 트렌치 측벽은 게이트(256)와 나란한 측벽의 반대편에 있으며 게이트(256)로부터 떨어져 연장된다. 이러한 구성은 개방-포개진(open-folded) 비트라인 아키텍쳐를 유지하는 6F2라고 부른다. 예를 들어 포개진 또는 개방 아키텍쳐와 같은 다른 구성도 유용하다.A passing word line (not shown) is formed on the RSTI. The pass word line is isolated from the trench by the RSTI oxide. In one example, one edge of the passing word line is parallel to the trench sidewall, and the trench sidewall is opposite the sidewall alongside the gate 256 and extends away from the gate 256. This configuration is an open-called 6F 2 for holding the folded (open-folded) bit line architecture. Other configurations are also useful, such as, for example, embedded or open architectures.
제 1전도도는 p-타입이고, 제 2전도도는 n-타입이다. 그러나, n-타입 기판에서 DRAM 셀을 p-타입 폴리로 채워진 트렌치로 형성하는 것도 유용하다. 또한, 소정의 전기적 특성을 얻기 위하여, 기판, 웰, 매입 플레이트, 및 DRAM 셀의 다른 엘리먼트를 불순물 원자로서 고농도 또는 저농도 도핑하는 것도 가능하다.The first conductivity is p-type and the second conductivity is n-type. However, it is also useful to form a DRAM cell with a p-type poly-filled trench in an n-type substrate. It is also possible to dope the substrate, the well, the buried plate, and other elements of the DRAM cell as impurity atoms at a high concentration or a low concentration in order to obtain predetermined electrical characteristics.
도 3a-g는 트렌치 트랜지스터 및 RSTI를 포함하는 DRAM 셀에서 실행되는 수직형 트랜지스터를 형성하는 프로세스를 도시하고 있다. 도 3a에 따르면, 트렌치 커패시터(410)는 기판(301)내에 형성된다. 기판의 주요 표면은 중요하지 않으며,(100), (110), 또는 (111)과 같은 어떤 적당한 방향성도 유용하다. 한 예에서, 기판은 붕소와 같은 p-타입 도펀트(p_)로 저농도 도핑된 실리콘 웨이퍼이다. 보통, 패드 스택(330)은 기판의 표면에 형성된다. 패드 스택은 예를 들어 패드 산화물층(331), 폴리시 스톱층(polish stop layer)(332), 및 하드 마스크층(미도시)을 포함한다. 폴리시 스톱층은 예를 들어 질화물로 구성되며, 하드 마스크층은 TEOS로 구성된다. BPSG 또는 BSG와 같은 다른 물질도 하드 마스크층을 위해 유용하다.Figures 3A-G illustrate a process for forming a vertical transistor that runs in a DRAM cell including a trench transistor and a RSTI. According to FIG. 3A, a trench capacitor 410 is formed in the substrate 301. The major surface of the substrate is not critical and any suitable orientation such as (100), (110), or (111) is useful. In one example, the substrate is lightly doped silicon wafer with p- type dopants (p _), such as boron. Usually, a pad stack 330 is formed on the surface of the substrate. The pad stack includes, for example, a pad oxide layer 331, a polish stop layer 332, and a hard mask layer (not shown). The polycistle layer is made of, for example, nitride, and the hard mask layer is made of TEOS. Other materials such as BPSG or BSG are also useful for the hardmask layer.
트렌치 커패시터(310)는 종래 기술에 의해 기판에 형성된다. 이러한 기술은 예를 들어 뮐러 등의Trench Storage Node Technology for Gigabit DRAM Generations, IEDM 96-507에 개시되고 있으며, 이를 여기에 인용한다. 도시된 바와 같이, 트렌치는 비소 도펀트로 고농도 도핑된 폴리(314)로 채워져 있다. 도핑된 폴리는 커패시터의 한 플레이트로 역할한다. 비소 도펀트를 포함하는 매입 플레이트(320)는 트렌치의 하부를 둘러싸고, 커패시터의 다른 플레이트로서 역할한다. 트렌치 및 매입 플레이트는 노드 유전층(312)에 의해 서로 분리되어 있다. 한 예에서, 노드 유전층은 질화물 및 산화물층을 포함한다. 트렌치의 상부에는, 칼러(327)가 형성되어 있다. 칼러는 예를 들어 TEOS와 같은 유전층을 포함한다. 덧붙여, 인(P) 도펀트로 저농도 도핑된 n-타입 웰(325)은 어레이에서 DRAM 셀의 매입 플레이트를 상호연결하기 위하여 구비된다.The trench capacitor 310 is formed in the substrate by a conventional technique. Such techniques are described, for example, in Müller et al. In Trench Storage Node Technology for Gigabit DRAM Generations , IEDM 96-507, which is incorporated herein by reference. As shown, the trench is filled with heavily doped poly 314 with an arsenic dopant. The doped poly acts as one plate of the capacitor. An embedding plate 320 comprising an arsenic dopant surrounds the bottom of the trench and serves as another plate of the capacitor. The trenches and buried plates are separated from each other by a node dielectric layer 312. In one example, the node dielectric layer comprises a nitride and an oxide layer. At the top of the trench, a collar 327 is formed. The color includes, for example, a dielectric layer such as TEOS. In addition, lightly doped n-type wells 325 with phosphorus (P) dopants are provided to interconnect the embedded plates of the DRAM cells in the array.
도 3a에 도시된 바와 같이, 기판의 표면은 예를 들어 화학 기계적 연마(CMP)로 연마된다. 질화물층(332)은 CMP 스톱층으로 역할하며, 질화물층에 도달하면 CMP를 멈추도록 한다. 그 결과, 기판 표면을 커버하고 있는 폴리는 제거되고, 다음 프로세싱을 위해 질화물층(332)과 트렌치 폴리(314) 사이의 실질적으로 평면인 표면을 남겨두게 된다.As shown in FIG. 3A, the surface of the substrate is polished, for example, by chemical mechanical polishing (CMP). Nitride layer 332 serves as a CMP stop layer and stops CMP when it reaches the nitride layer. As a result, the poly covering the substrate surface is removed, leaving a substantially planar surface between the nitride layer 332 and the trench poly 314 for subsequent processing.
도 3b에 따르면, 트렌치를 DRAM 셀의 트랜지스터로 연결하기 위한 스트랩 형성이 도시되고 있다. 트렌치에서 도핑된 폴리(314)는 예를 들어 반응 이온 에칭(RIE: reactive ion etching)에 의해, 수직형 트랜지스터의 길이를 수용할 만큼 충분한 깊이로 함몰된다. 한 예에서, 폴리는 실리콘 기판 아래 약 200-500nm로 함몰된다. 바람직하게는, 폴리는 실리콘 기판 아래 약 300-400nm로 함몰되며, 보다 바람직하게는 약 350nm로 함몰된다. 트렌치가 함몰된 후, 트렌치의 측벽은 다음 프로세스를 위해 세정된다. 측벽 세정은 또한 도핑된 폴리(314)의 상부 표면(315) 아래 칼러를 함몰한다. 이는 실리콘과 폴리 측벽 사이에 갭을 발생시킨다.3B, strap formation for connecting the trenches to the transistors of the DRAM cell is shown. The doped poly 314 in the trench is recessed to a depth sufficient to accommodate the length of the vertical transistor, for example by reactive ion etching (RIE). In one example, the poly is recessed below the silicon substrate to about 200-500 nm. Preferably, the poly is recessed below the silicon substrate to about 300-400 nm, more preferably about 350 nm. After the trench is recessed, the sidewalls of the trench are cleaned for the next process. The sidewall cleaner also sinks a collar under the top surface 315 of the doped poly 314. This creates a gap between the silicon and the poly sidewalls.
폴리층은 기판상에 디포짓되어, 질화물층(330)과 트렌치의 상부를 커버한다. 보통, 폴리층은 진성(도핑되지 않은) 폴리층이다. 폴리층은 아래 질화물층(232)으로 평탄화된다. 평탄화 이후, 트렌치내의 폴리는 예를 들어 기판 표면 아래 약 300nm로 함몰되며, 도핑된 폴리(314) 위에 약 50nm 두께의 스트랩(340)을 남긴다.The poly layer is deposited on the substrate to cover the nitride layer 330 and the top of the trench. Usually, the poly layer is an intrinsic (undoped) poly layer. The poly layer is planarized with a lower nitride layer 232. After planarization, the poly in the trench is recessed, for example, about 300 nm below the substrate surface, leaving a strap 340 about 50 nm thick on the doped poly 314.
도 3c에 따르면, 산화물과 같은 유전층(341)이 기판 표면 및 스트랩(340) 위로 형성된다. 산화물층은 예를 들어 고밀도 화학 증착(HDCVD)에 의해 형성되며, 유동성 산화물의 스핀온 및 어닐과 같은 다른 기술도 유용하다. 산화물층은 위의 트렌치 상부에 형성될 트랜지스터의 게이트를 절연할 만큼 충분히 두껍다. 한 예에서, 산화물층은 약 50nm 두께이다.3C, a dielectric layer 341, such as an oxide, is formed over the substrate surface and the strap 340. The oxide layer is formed by, for example, high density chemical vapor deposition (HDCVD), and other techniques such as spinning and annealing of the fluid oxide are also useful. The oxide layer is sufficiently thick to insulate the gate of the transistor to be formed on top of the trench above. In one example, the oxide layer is about 50 nm thick.
그후, 패드 질화물 및 산화물층은 제거된다. 먼저, 패드 질화물층이 예를 들어 습식 화학 에치로 제거된다. 습식 화학 에치는 산화물에 선택적이다. 질화물층을 완전히 제거하기 위하여, 오버에치가 이용된다. 다음으로, 패드 산화물이 실리콘에 선택적인 습식 화학 에치로 제거된다. 패드 산화물의 제거는 산화물층(341)의 한정된 양만을 제거한다.The pad nitride and oxide layers are then removed. First, the pad nitride layer is removed by wet chemical etching, for example. The wet chemical is selective for oxides. To completely remove the nitride layer, over etch is used. Next, the pad oxide is selectively wet chemical removed to silicon. Removal of the pad oxide removes only a limited amount of oxide layer 341.
다음으로, 그후, 산화물층(미도시)이 웨이퍼 표면 상에 형성된다. 게이트 희생층이라고 부르는 산화물층은 다음의 이온 주입을 위한 스크린 산화물로서 역할한다.Next, an oxide layer (not shown) is then formed on the wafer surface. The oxide layer, called the gate sacrificial layer, serves as the screen oxide for the next ion implantation.
DRAM 셀의 n-채널 액세스에 대한 p-타입 웰 영역을 형성하기 위하여, 레지스트층(미도시)이 산화물층 상부에 디포짓되며, p-타입 웰 영역을 노광하도록 적절하게 패턴화된다. 붕소와 같은 p-타입 도펀트가 웰 영역 내로 주입된다. 도펀트는 펀치스루를 막기에 충분한 깊이로 주입된다. 도펀트 프로필은 게이트 문턱 전압(Vt)과 같은 소정의 전기적 특성을 얻도록 맞추어진다. 다음 프로세스로 인한 웰 도펀트에 대한 온도 버짓(budget)이 도펀트 프로필을 설계할 때 고려된다.A resist layer (not shown) is deposited over the oxide layer and suitably patterned to expose the p-type well region to form a p-type well region for n-channel access of the DRAM cell. A p-type dopant such as boron is implanted into the well region. The dopant is implanted to a depth sufficient to prevent punch through. The dopant profile is tailored to obtain a desired electrical characteristic, such as a gate threshold voltage (V t ). The temperature budget for the well dopant due to the following process is taken into account when designing the dopant profile.
게다가, n-채널 유지 회로를 위한 p-타입 웰도 형성된다. 상보 금속 산화물 실리콘(CMOS)에서 상보 웰에 대해, n-타입 웰이 형성된다. n-타입 웰의 형성은 n-타입 웰을 정의하고 형성하기 위한 추가적인 리소그래픽 및 주입 스텝을 필요로한다. p-타입 웰에서와 같이, n-타입 웰의 프로필은 소정의 전기적 특성을 얻기 위하여 맞추어진다.In addition, a p-type well for an n-channel retention circuit is formed. For complementary wells in complementary metal oxide silicon (CMOS), an n-type well is formed. The formation of n-type wells requires additional lithographic and implantation steps to define and form n-type wells. As in the p-type well, the profile of the n-type well is tailored to achieve the desired electrical properties.
주입 후, 게이트 희생층은 제거된다. 그 후, 게이트 산화층(359)은 형성된다. 여러 고온 프로세스 단계가 트렌치 내에 도핑된 폴리(314)로부터의 비소 도펀트가 스트랩(340)을 통하여 확산되도록 하여 드레인(335)을 형성한다. 다음 프로세스의 온도 버짓이 드레인의 도펀트 프로필을 맞추기 위하여 고려된다.After implantation, the gate sacrificial layer is removed. Thereafter, a gate oxide layer 359 is formed. A number of high temperature process steps allow the arsenic dopant from the doped poly 314 to diffuse through the strap 340 to form the drain 335 within the trench. The temperature budget of the next process is considered to match the dopant profile of the drain.
도 3d에 따르면, 폴리층(354)은 게이트 산화물층(359) 위로 디포짓된다. 폴리층은 게이트 스택의 전도층의 하부 역할을 한다. 한 예에서, 폴리층의 두께는 약 20-70nm이며, 바람직하게는 약 30nm이다. 폴리층은 기판 표면의 형태에 등각이다. 이와 같이, 홀(370)은 트렌치 위로 생성된다. 그리고 나서, 유전층은 공간을 충분히 채우도록 폴리층 위로 형성된다. 유전층의 수평 표면은 폴리에 선택적인 연마로 제거되며, 트렌치 위의 공간은 산화물로 채워진 채 남겨진다.According to FIG. 3 D, the poly layer 354 is deposited over the gate oxide layer 359. The poly layer serves as a lower portion of the conductive layer of the gate stack. In one example, the thickness of the poly layer is about 20-70 nm, preferably about 30 nm. The poly layer is conformal to the shape of the substrate surface. As such, holes 370 are created above the trenches. The dielectric layer is then formed over the poly layer to fill the space sufficiently. The horizontal surface of the dielectric layer is removed by selective polishing on the poly and the space above the trenches is left filled with oxide.
다음으로, 질화물층(372)이 폴리층 위로 형성된다. 질화물층은 다음 프로세스를 위한 연마 단계로서 역할하기에 충분한 두께이다. 보통, 질화물층의 두께는 약 500-1000Å이다.Next, a nitride layer 372 is formed over the poly layer. The nitride layer is thick enough to serve as a polishing step for the next process. Usually, the thickness of the nitride layer is about 500-1000 ANGSTROM.
도 3e는 DRAM 셀의 RSTI 영역을 정의하고 형성하는 프로세스를 도시하고 있다. 도시된 바와 같이, RSTI 영역은 트렌치의 부분을 오버레이하며, 나머지 부분을 남겨두어 트랜지스터와 커패시터 사이에 흐르는 충분한 전류가 흐르도록 한다. 한 예에서, RSTI는 약 트렌치 폭의 절반 이하로 오버레이되고, 바람직하게는 대략 트렌치 폭의 절반이다.Figure 3E illustrates the process of defining and forming the RSTI region of a DRAM cell. As shown, the RSTI region overlays a portion of the trench and leaves the remaining portion to allow sufficient current to flow between the transistor and the capacitor. In one example, the RSTI is overlaid to less than about half the width of the trench, preferably about half the width of the trench.
STI 영역(330)을 정의하는 것은 종래의 리소그라피 기술로서 달성된다. RSTI 영역이 정의된 후, 그것은 예를 들어 RIE에 의해 이방성 에칭된다. RSTI 영역은 DRAM 셀의 트랜지스터가 형성되는 측의 반대편 실리콘 측벽으로부터 매입 스트랩(340)을 절연하기에 충분한 깊이로 에칭된다. 도시된 바와 같이, RSTI 영역은 칼러(327)의 상부(328) 아래 깊이까지 에칭된다. 한 예에서, RSTI 영역은 실리콘 표면 아래 약 450nm로 에칭된다.Defining the STI region 330 is accomplished as a conventional lithography technique. After the RSTI region is defined, it is anisotropically etched for example by RIE. The RSTI region is etched to a depth sufficient to insulate the buried strap 340 from the silicon sidewall opposite the side on which the transistor of the DRAM cell is formed. As shown, the RSTI region is etched to a depth below the top portion 328 of the collar 327. In one example, the RSTI region is etched to about 450 nm below the silicon surface.
도 3f에 따르면, 예를 들어 TEOS와 같은 유전 물질은 기판의 표면 상에 디포짓되어 RSTI 영역(330)을 충분히 채운다. TEOS는 고밀도 플라즈마(HDP) 디포지션으로 디포짓된다. 한 예에서, 박막 산화물층이 먼저 예를 들어 급속 온도 산화(RTO :rapid thermal oxidation)로 기판 표면 상에 형성된다. 그리고 나서, TEOS와 같은 더 두꺼운 산화물층이 RTO 산화물층 위에 디포짓된다(HDP). TEOS는 RSTI를 채우기에 충분한 두께이다. 예를 들어, TEOS는 약 5000-6000Å 두께이다. 더 두꺼운 TEOS 층을 위한 시드 산화물층으로 역할하는 박막 산화물층을 형성하는 것은 TEOS 성장 동안의 스트레스를 감소시킨다.According to FIG. 3F, a dielectric material, such as, for example, TEOS, is deposited on the surface of the substrate to fill the RSTI region 330 sufficiently. TEOS is deposited with high density plasma (HDP) deposition. In one example, a thin oxide layer is first formed on the substrate surface by, for example, rapid thermal oxidation (RTO). A thicker oxide layer such as TEOS is then deposited over the RTO oxide layer (HDP). TEOS is thick enough to fill the RSTI. For example, TEOS is about 5000-6000 A thick. Formation of a thin oxide layer that serves as a seed oxide layer for a thicker TEOS layer reduces stress during TEOS growth.
TEOS 층이 등각이므로, 예를 들어 마스크 없는 STI 평탄화와 같은 평탄화 구성이 이용된다. 과도한 TEOS는 RIE에 의해 제거되고 연마되며, 그래서 RSTI의 상부 표면이 질화물층(372)의 표면과 평면이 된다. 보통, RSTI 산화물은 다음의 습식 에치 선택성을 개선하기 위하여 밀집된다. RSTI 산화물의 밀집화는 예를 들어 어닐링으로 행해진다.Since the TEOS layer is conformal, a planarization configuration such as, for example, maskless STI planarization is used. Excessive TEOS is removed and polished by RIE, so that the upper surface of the RSTI is flush with the surface of the nitride layer 372. Usually, the RSTI oxide is dense to improve the following wet etch selectivity. Clustering of the RSTI oxide is performed, for example, by annealing.
도 3g에서, 질화물층이 제거된다. 질화물 제거 동안, RSTI 산화물의 부분도 제거되고, RSTI 상부 표면은 폴리층(354)의 상부 표면과 거의 평면이 된다. 그리고 나서, 산화물층은 기판 위에 형성되고, 산화물(340)을 형성하도록 패턴화된다. 보통, 산화물은 RSTI(340) 위에 위치하고, 트랜지스터가 게이트 스택 에치용 에치 스톱으로 역할하도록 형성되는 측에 트렌치 측벽의 에지를 통과하여 연장된다. 산화물(340)은 게이트 스택 에치가 트렌치 상부에서 폴리의 부분(351) 내로 에치되는 것을 막아준다. 한 예에서, 산화물(340)은 만족스럽게는 게이트폭의 약 1/3인 거리로 트렌치 측벽을 넘어 연장된다.In Fig. 3G, the nitride layer is removed. During nitride removal, the portion of the RSTI oxide is also removed and the RSTI top surface is substantially planar with the top surface of the poly layer 354. An oxide layer is then formed over the substrate and patterned to form the oxide 340. Typically, the oxide is located over the RSTI 340 and extends through the edge of the trench sidewall on the side where the transistor is formed to serve as the etch stop for the gate stack. The oxide 340 prevents the gate stack from being etched into the poly portion 351 at the top of the trench. In one example, the oxide 340 satisfactorily extends beyond the trench sidewalls at a distance of about 1/3 of the gate width.
도 3h에 따르면, 게이트 스택을 형성하는 여러 층은 폴리(354) 및 산화물(340) 위에 형성된다. 도시된 바와 같이, 폴리층(355)은 폴리층(354) 위에 형성된다. 폴리층(355)은 게이트 스택에서 전도층 상부를 형성하기 위하여 사용된다. 선택적으로, 예를 들어 WxSi로 구성되는 실리사이드층은 워드라인 저항을 낮추도록 복합 게이트 스택을 생성하도록 형성된다. 층(353, 및 354)의 결합 두께는 게이트의 전도층을 형성하기에 충분하다. 물론, 이 두께는 설계서에 따라 변경될 수 있다. 한 예에서, 결합층의 두께는 약 50-100nm이다. 질화층(357)은 층(355) 위에 형성된다. 질화층은 보더리스(boarderless) 비트라인 콘택을 형성하기 위한 에치 스톱으로 역할한다.According to Figure 3h, several layers that form a gate stack are formed over the poly 354 and the oxide 340. As shown, a poly layer 355 is formed over the poly layer 354. A poly layer 355 is used to form the top of the conductive layer in the gate stack. Alternatively, a silicide layer, for example composed of W x Si, is formed to create a composite gate stack to lower the word line resistance. The bond thickness of layers 353 and 354 is sufficient to form the conductive layer of the gate. Of course, this thickness can be changed according to the design. In one example, the thickness of the bond layer is about 50-100 nm. A nitride layer 357 is formed over layer 355. The nitride layer serves as an etch stop to form a boarderless bit line contact.
도 3i에 따르면, 기판의 표면은 DRAM 셀의 트랜지스터(380)용 게이트 스택을 형성하도록 패턴화된다. 패싱 게이트 스택(370)은 보통 RSTI 위에 형성되고, RSTI 산화물에 의해 그로부터 절연된다. 소스(381)는 소정의 동작 특성을 얻기 위하여 적절한 프로필을 갖는 도펀트를 주입하거나 외부 확산함으로써 형성된다. 예시적 예에서, P 도펀트가 주입되어 소스를 형성한다. 확산과 게이트에 대한 소스의 정렬을 개선하기 위하여, 질화물 스페이서(미도시)가 이용될 수 있다.According to Figure 3i, the surface of the substrate is patterned to form a gate stack for transistor 380 of the DRAM cell. The passing gate stack 370 is usually formed over the RSTI and is insulated therefrom by a RSTI oxide. The source 381 is formed by implanting or externally diffusing a dopant having an appropriate profile to obtain a desired operating characteristic. In an illustrative example, a P dopant is implanted to form a source. To improve the diffusion and alignment of the source to the gate, a nitride spacer (not shown) may be used.
도 4a-c는 본 발명의 대안적 실시례를 형성하는 프로세스를 도시하고 있다. 도 4a에 따르면, 수직형 트랜지스터를 갖는 부분적으로 형성된 트렌치 커패시터 메모리 셀이 도시되고 있다. 지금까지, 셀은 도 3a-f에서 검토된 방법으로 형성된다. 질화물층은 예를 들어 CMP 선택적 폴리에 의해 제거된다. 질화물의 제거 동안, RSTI 산화물(330)의 부분도 제거되고, RSTI 표면은 폴리층(354)의 표면과 거의 평면이다.4A-C illustrate a process for forming an alternative embodiment of the present invention. 4A, a partially formed trench capacitor memory cell having a vertical transistor is shown. Up to now, the cells are formed in the manner discussed in Figures 3a-f. The nitride layer is removed, for example, by a CMP selective poly. During removal of the nitride, a portion of the RSTI oxide 330 is also removed and the RSTI surface is substantially planar with the surface of the poly layer 354.
도 4h에 따르면, 게이트 스택을 형성하는 여러 층이 폴리(354) 및 산화물(340) 위에 형성된다. 도시된 바와 같이, 폴리층(355)은 폴리층(354) 위에 형성된다. 폴리층(355)은 게이트 스택에서 전도층의 상부를 형성하는 데 이용된다. 선택적으로, 예를 들어 WxSi로 구성되는 실리사이드층은 워드라인 저항을 낮추도록 복합 게이트 스택을 생성하도록 형성된다. 층(353, 및 354)의 결합 두께는 게이트의 전도층을 형성하기에 충분하다. 물론, 이 두께는 설계서에 따라 변경될 수 있다. 한 예에서, 결합층의 두께는 약 50-100nm이다. 질화층(357)은 층(355) 위에 형성된다. 질화층은 보더리스(boarderless) 비트라인 콘택을 형성하기 위한 에치 스톱으로 역할한다.According to Figure 4h, several layers are formed over poly 354 and oxide 340 to form a gate stack. As shown, a poly layer 355 is formed over the poly layer 354. A poly layer 355 is used to form the top of the conductive layer in the gate stack. Alternatively, a silicide layer, for example composed of W x Si, is formed to create a composite gate stack to lower the word line resistance. The bond thickness of layers 353 and 354 is sufficient to form the conductive layer of the gate. Of course, this thickness can be changed according to the design. In one example, the thickness of the bond layer is about 50-100 nm. A nitride layer 357 is formed over layer 355. The nitride layer serves as an etch stop to form a boarderless bit line contact.
도 4c에 따르면, 기판의 표면은 DRAM 셀의 트랜지스터(380)용 게이트 스택을 형성하도록 패턴화된다. 도시된 바와 같이, 게이트 스택은 RSTI를 한 측에 오버레이하고, 기판 표면(390)을 다른 측에 오버레이한다. 게이트 스택 폭이 보통 약 F와 같으므로, 게이트 오버레이는 약 1/3 F이다. 지지 디바이스나 다른 디바이스용 게이트 스택(370)은 소정의 동작 특성을 얻도록 적절한 프로필을 갖는 도펀트를 주입하거나 외부 확산함으로써 형성된다. 예에서, P 도펀트가 소스를 형성하기 위하여 주입된다. 확산 및 게이트에 대한 소스 정렬을 개선하기 위하여, 질화물 스페이서(미도시)가 이용될 수 있다.According to FIG. 4C, the surface of the substrate is patterned to form a gate stack for transistor 380 of the DRAM cell. As shown, the gate stack overlays the RSTI on one side and the substrate surface 390 on the other side. Since the gate stack width is usually about F, the gate overlay is about 1/3 F. A gate stack 370 for a support device or other device is formed by implanting or externally diffusing a dopant having an appropriate profile to achieve desired operating characteristics. In the example, a P dopant is implanted to form a source. To improve source alignment for diffusion and gate, a nitride spacer (not shown) may be used.
그 후, 프로세싱을 IC를 형성을 완료하기 위하여 계속된다. 예를 들어, 이는 인터-레벨 유전체로 분리되는 멀티-레벨 금속 형성, 소정 기능을 달성을 위한 콘택, 하드 및 소프트 패시베이션층, 및 패키징을 포함한다.The processing then continues to complete the formation of the IC. For example, this includes multi-level metal formation separated into inter-level dielectrics, contacts for achieving certain functions, hard and soft passivation layers, and packaging.
도 5에 따르면, 전형적인 컴퓨터 시스템(500)이 도시되고 있다. 도시된 바와 같이, 시스템은 예를 들어 인텔에 의해 제조된 것들과 같은 마이크로프로세서인 프로세서(510)를 포함한다. 프로세서는 프로세서의 명령 세트로 제공되는 수치 및 논리 연산을 수행한다. 컴퓨터 프로그램 및 데이터는 컴퓨터 메모리 저장장치(530)에 저장된다. 메모리 저장장치는 마그네틱 또는 광학 메모리 저장 엘리먼트를 포함한다.5, a typical computer system 500 is shown. As shown, the system includes a processor 510 that is a microprocessor, such as those manufactured by Intel, for example. The processor performs numeric and logical operations provided in the instruction set of the processor. The computer program and data are stored in the computer memory storage 530. The memory storage device includes a magnetic or optical memory storage element.
키보드(540)는 사용자 요구대로 시스템에 명령을 입력하기 위하여 제공된다. 포인트 및 클릭 기술에 의해 명령을 입력하는 마우스와 같은 다른 입력 디바이스도 이용될 수 있다. 예를 들어, 명령은 컴퓨터 저장장치에 저장된 컴퓨터 프로그램을 실행한다. 컴퓨터 프로그램은 컴퓨터 메모리나 RAM으로 로드된다. RAM은 본 발명에서 개시된 것들과 같은 DRAM IC를 포함한다. 컴퓨터 저장장치에 위치에 위치한 데이터 파일에 저장되며 컴퓨터 프로그램의 실행을 위해 필요한 데이터도 컴퓨터 RAM으로 전송된다. 덧붙여, 사용자는 필요한 또는 바라는 데이터를 입력 디바이스나 디바이스들을 통해 입력한다.The keyboard 540 is provided for inputting commands to the system as required by the user. Other input devices such as a mouse for inputting commands by point and click techniques may also be used. For example, the command executes a computer program stored in a computer storage device. Computer programs are loaded into computer memory or RAM. RAM includes DRAM ICs such as those disclosed in the present invention. The data stored in the data file located in the computer storage device and the data necessary for the execution of the computer program are also transferred to the computer RAM. In addition, the user inputs desired or desired data through an input device or devices.
최근 또는 자주 사용되는 데이터 및 컴퓨터 프로그램은 캐시로 불리는 컴퓨터의 고속 메모리(415)에 저장된다. 캐시는 프로세서의 일부이다. 프로그램의 결과는 디스플레이(550)를 통해 사용자에게 제공된다.Recent or frequently used data and computer programs are stored in a high-speed memory 415 of a computer called a cache. The cache is part of the processor. The results of the program are provided to the user via display 550.
본 발명이 여러 실시례로서 특정하게 도시되고 설명되었지만, 본 발명의 범위 내에서 다양한 수정이나 변형이 가능함을 당업자라면 충분히 인식할 수 있다. 본 발명의 실시례들은, 단지 예로서, 특정 디멘션을 설명하였다. 그러나 이러한 디멘션은 예시적이며, 특정 애플리케이션에 따라 변경될 수 있다. 그러므로, 본 발명의 범위는 위의 설명으로 결정되는 것이 아니라, 첨부한 클레임과 동등 범위로서 결정되어져야 한다.Although the present invention has been particularly shown and described with respect to various embodiments thereof, those skilled in the art will appreciate that various modifications and changes may be made without departing from the scope of the present invention. Embodiments of the invention have been described by way of example only, with particular dimensions. However, such dimensions are exemplary and may vary depending on the particular application. Therefore, the scope of the present invention should not be determined by the foregoing description, but should be determined to be within the scope of the appended claims.
본 발명에 따르면, DRAM 셀에서 트랜지스터를 쉽게 구현할 수 있다.According to the present invention, a transistor can be easily implemented in a DRAM cell.
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