KR19990026623A - Semiconductor memory device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 층간절연막의 응력에 따른 캐패시터의 특성 열화를 방지하는 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 반도체 메모리 장치의 고유전체 캐패시터가 형성된 반도체 기판 상에 층간절연막을 형성하되, 인장 응력을 갖는 절연막과 압축 응력을 갖는 절연막을 각각 적어도 하나 이상 포함하여 적층한 다층막으로 형성한다. 이때, 상기 층간절연막의 평탄화를 위한 열처리 공정시 상기 인장 응력을 갖는 절연막과 압축 응력을 갖는 절연막의 응력이 서로 상쇄되어, 상기 층간절연막의 응력의 합의 절대값이 약 0 ~ 1 × 109dynes/cm2의 범위를 갖도록 형성한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 층간절연막을 반대 성향의 응력을 갖는 절연막을 적층하여 형성함으로써, 상기 층간절연막의 응력에 따른 고유전체 캐패시터의 전극 특성 열화 및 캐패시터 전극과 고유전체 사이의 계면 특성 열화를 방지할 수 있다.The present invention relates to a semiconductor memory device for preventing degradation of characteristics of a capacitor due to a stress of an interlayer insulating film and a method of manufacturing the same, and more particularly to a semiconductor memory device in which an interlayer insulating film is formed on a semiconductor substrate on which a high dielectric constant capacitor of a semiconductor memory device is formed, Layer film including at least one or more insulating films and insulating films having compressive stress. At this time, in the heat treatment step for planarizing the interlayer insulating film, the stresses of the insulating film having the tensile stress and the insulating film having the compressive stress are canceled each other, and the absolute value of the sum of the stresses of the interlayer insulating film is about 0 to 1x10 9 dynes / cm < 2 & gt ;. According to such a semiconductor device and its manufacturing method, by forming an insulating film having a stress in an opposite direction on the interlayer insulating film by lamination, the deterioration of the electrode characteristic of the dielectric capacitor due to the stress of the interlayer insulating film, It is possible to prevent deterioration of characteristics.
Description
본 발명은 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 DRAM의 고유전체 캐패시터 상에 형성되는 층간절연막(Inter Layer Dielectric) 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to an interlayer insulating film formed on a high dielectric constant capacitor of a DRAM and a method of manufacturing the same.
반도체 메모리 장치가 고집적화 되면서 종래의 캐패시터 유전체막으로는 DRAM 동작에 필요한 캐패시턴스(capacitance)를 얻기 어려워지고 있다.As the semiconductor memory device is highly integrated, it becomes difficult to obtain the capacitance required for the DRAM operation with the conventional capacitor dielectric film.
이에 따라, 캐패시터의 면적을 증가시키기 위한 여러 가지 시도가 이루어지고 있으나, 부수적으로 캐패시터의 단차가 증가되는 등 한계가 발생되고 있다.Accordingly, although various attempts have been made to increase the area of the capacitor, a limitation has arisen such as an increase in the step height of the capacitor incidentally.
따라서, 종래 캐패시터 유전체 물질에 비해 수 십 배에서 수 백 배의 유전율을 갖는 BST((Ba, Sr)TiO3) 등의 고유전체 물질이 유력한 캐패시터 유전체 물질로 연구되고 있다.Therefore, high dielectric materials such as BST ((Ba, Sr) TiO 3 ) having a dielectric constant of several tens to hundreds of times that of conventional capacitor dielectric materials have been studied as potent capacitor dielectric materials.
상기 BST 등의 고유전체 물질은 종래 캐패시터 유전체 물질에 비해서 단순한 실린더(cylinder) 구조를 채택할 수 있는 장점이 있다. 그러나, 높은 캐패시턴스를 얻기 위해서는 유전체와 전극간의 계면에 형성되는 전위 장벽이 중요한 역할을 하고, 이 전위 장벽은 상기 계면에 미치는 물리적, 화학적 요인에 매우 민감하다.The high dielectric material such as BST has a merit that a simple cylinder structure can be adopted as compared with the conventional capacitor dielectric material. However, in order to obtain a high capacitance, a potential barrier formed at the interface between the dielectric and the electrode plays an important role, and this potential barrier is very sensitive to the physical and chemical factors on the interface.
특히, 캐패시터 형성 후 층간절연막 형성 등의 후속 공정에서 응력이 발생하는 경우, 전극의 특성이 열화 되고, 전극과 유전체막 사이의 계면이 열화 되어 전기적 특성이 저하되는 문제점이 발생된다.Particularly, when stress is generated in a subsequent step such as formation of an interlayer insulating film after formation of a capacitor, the characteristics of the electrode are deteriorated, and the interface between the electrode and the dielectric film is deteriorated, thereby deteriorating the electrical characteristics.
도 1은 종래의 반도체 메모리 장치를 보여주는 단면도이다.1 is a cross-sectional view showing a conventional semiconductor memory device.
도 1을 참조하면, 종래의 DRAM의 고유전체 캐패시터 상에 형성되는 층간절연막(22) 구조는, 반도체 기판(10) 상에 일 층간절연막(12)이 형성되어 있고, 상기 일 층간절연막(12)을 뚫고 상기 반도체 기판(10)과 전기적으로 접속되도록 실리콘막으로 된 콘택 플러그(14)가 형성되어 있다.1, a structure of an interlayer insulating film 22 formed on a high dielectric capacitor of a conventional DRAM includes a single interlayer insulating film 12 formed on a semiconductor substrate 10, And a contact plug 14 made of a silicon film is formed so as to be electrically connected to the semiconductor substrate 10.
그리고, 상기 콘택 플러그(14) 상에 고유전체 캐패시터(18)가 형성되어 있다.A dielectric capacitor 18 is formed on the contact plug 14.
이때, 상기 고유전체 캐패시터(18)는, 상기 콘택 플러그(14)와 전기적으로 접속되도록 형성된 캐패시터 하부전극(18a)과, 상기 캐패시터 하부전극(18a) 상에 형성된 고유전 물질의 캐패시터 유전체막(18b) 및 상기 캐패시터 유전체막(18b) 상에 형성된 캐패시터 상부전극(18c)으로 구성된다.The dielectric capacitor 18 includes a capacitor lower electrode 18a formed to be electrically connected to the contact plug 14 and a capacitor dielectric film 18b formed of a high dielectric material on the capacitor lower electrode 18a. And a capacitor upper electrode 18c formed on the capacitor dielectric film 18b.
상기 콘택 플러그(14)와 캐패시터 하부전극(18a) 사이의 반응을 방지하기 위해 배리어막(barrier layer)(16)이 더 형성되어 있다.A barrier layer 16 is further formed to prevent a reaction between the contact plug 14 and the capacitor lower electrode 18a.
상기 캐패시터(18)를 포함하여 반도체 기판(10) 상에 다른 층간절연막(22)이 형성되어 있다.Another interlayer insulating film 22 is formed on the semiconductor substrate 10 including the capacitor 18.
그리고, 상기 캐패시터 상부전극(18c)과 상기 다른 층간절연막(22)의 접착 특성을 향상시키기 위해 상기 캐패시터 상부전극(18c)과 상기 다른 층간절연막(22)의 사이에 접착층(adhesion layer)(20)이 더 형성되어 있다.An adhesion layer 20 is formed between the capacitor upper electrode 18c and the other interlayer insulating film 22 in order to improve adhesion characteristics between the capacitor upper electrode 18c and the other interlayer insulating film 22. [ .
이때, 상기 다른 층간절연막(22)은, 종래 일반적으로 사용하는 NO 막 또는 Ta2O5막과 마찬가지로 USG 내지 BPSG를 사용하여 형성하는 경우, 이러한 막들의 평탄화를 위해 고온 열처리 공정이 필요하게 된다.At this time, when the other interlayer insulating film 22 is formed using USG or BPSG like the conventional NO film or Ta 2 O 5 film, a high-temperature heat treatment process is required for planarization of such films.
그러나, 상기 USG 내지 BPSG의 고온 열처리시 1 × 1019dynes/cm2보다 높은 인장 응력(tensile stress)이 발생되므로, 하부에 얇게 형성된 고유전체막에 영향을 주게 된다.However, tensile stress higher than 1 x 10 19 dynes / cm 2 is generated in the high-temperature heat treatment of the USG to BPSG, so that it affects the thin film formed on the lower portion.
따라서, 안정된 특성을 갖는 고유전체 캐패시터라 하더라도 후속 층간절연막(22) 형성 공정에서 상기 캐패시터가 전기적으로 단락(short) 되거나 전기적 특성이 현저히 저하되는 문제점이 발생된다.Therefore, even in the case of a high dielectric constant capacitor having a stable characteristic, there arises a problem that the capacitor is electrically short-circuited or the electrical characteristics are significantly lowered in the process of forming the subsequent interlayer insulating film 22. [
이와 같이, 종래 고유전체 캐패시터 형성 공정은 층간절연막(22)의 평탄화 여부에만 주안점이 맞추어져 있고, 캐패시터 유전체막(18b)과 캐패시터 전극(18a, 18c)의 계면에 영향을 주는 층간절연막(22)의 응력을 크게 고려하지 않았다. 이에 따라, 초기에 안정된 특성을 갖도록 형성된 고유전체 캐패시터(18)의 특성이 후속 층간절연막(22) 형성 공정에서 열화 되는 문제점이 발생된다.Thus, in the conventional high-dielectric capacitor forming process, only the planarization of the interlayer insulating film 22 is focused, and the interlayer insulating film 22, which affects the interface between the capacitor dielectric film 18b and the capacitor electrodes 18a and 18c, The stresses of the test specimens were not considered. Accordingly, the characteristic of the high-dielectric capacitor 18 formed to have stable characteristics at the beginning is deteriorated in the process of forming the subsequent interlayer insulating film 22. [
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 층간절연막의 응력을 최소화시킬 수 있고, 따라서 캐패시터의 특성 열화를 방지할 수 있는 반도체 메모리 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor memory device and a method of manufacturing the semiconductor memory device which can minimize the stress of the interlayer insulating film and thus prevent deterioration of the characteristics of the capacitor.
도 1은 종래의 반도체 메모리 장치를 보여주는 단면도;1 is a cross-sectional view showing a conventional semiconductor memory device;
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도.2 is a sectional view for explaining a semiconductor memory device and a method of manufacturing a semiconductor memory device according to an embodiment of the present invention;
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
10, 100 : 반도체 기판 12, 22, 102, 112 : 층간절연막10, 100: semiconductor substrate 12, 22, 102, 112: interlayer insulating film
14, 104 : 콘택 플러그 16, 106 : 배리어막14, 104: contact plugs 16, 106: barrier film
18, 108 : 고유전체 캐패시터 20, 110 : 접착층18, 108: inherent full capacitor 20, 110: adhesive layer
(구성)(Configuration)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 제조 방법은, 반도체 메모리 장치의 고유전체 캐패시터가 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와; 상기 층간절연막을 열처리하여 평탄화 시키는 단계를 포함하고, 상기 층간절연막은, 상기 열처리에 의해 그 응력이 서로 상쇄되도록 형성된 다층의 절연막을 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, including: forming an interlayer insulating film on a semiconductor substrate on which a high dielectric constant capacitor of a semiconductor memory device is formed; And a step of planarizing the interlayer insulating film by heat treatment, wherein the interlayer insulating film includes a multilayered insulating film formed so that stresses thereof are canceled each other by the heat treatment.
이 방법의 바람직한 실시예에 있어서, 상기 층간절연막은, 인장 응력을 갖는 제 1 절연막과, 압축 응력을 갖는 제 2 절연막을 각각 적어도 하나 이상 포함하여 적층한 다층막으로 형성하되, 상기 캐패시터 상에 처음 형성되는 절연막을 상기 제 1 절연막으로 한다.In a preferred embodiment of the method, the interlayer insulating film is formed of a multilayer film formed by laminating at least one or both of a first insulating film having a tensile stress and a second insulating film having a compressive stress, Is used as the first insulating film.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 절연막은, USG, BPSG, PSG, 그리고 SOG 중 어느 하나로 형성된다.In a preferred embodiment of the method, the first insulating film is formed of any one of USG, BPSG, PSG, and SOG.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 절연막은, PE-SiH4, PE-TEOS, HDP, PE-SiN, PE-SiON, 그리고 PE-SiOF 중 어느 하나로 형성된다.In a preferred embodiment of the method, the second insulating film is formed of any one of PE-SiH 4 , PE-TEOS, HDP, PE-SiN, PE-SiON and PE-SiOF.
이 방법의 바람직한 실시예에 있어서, 상기 반도에 메모리 장치의 제조 방법은, 상기 층간절연막 형성 전에 상기 고유전체 캐패시터 상에 접착층을 더 형성한다.In a preferred embodiment of the method, the manufacturing method of the memory device in the peninsular further forms an adhesive layer on the dielectric capacitor before forming the interlayer insulating film.
이 방법의 바람직한 실시예에 있어서, 상기 접착층은, TiN, TiAlN, TaSiN, TiSiN, TaSi, Ta, Ti, 그리고 TaN 중 적어도 하나 이상으로 형성된다.In a preferred embodiment of the method, the adhesive layer is formed of at least one of TiN, TiAlN, TaSiN, TiSiN, TaSi, Ta, Ti, and TaN.
이 방법의 바람직한 실시예에 있어서, 상기 층간절연막의 응력의 합의 절대값이, 약 0 ~ 1 × 109dynes/cm2의 범위를 갖는다.In a preferred embodiment of the method, the absolute value of the sum of the stresses of the interlayer insulating film has a range of about 0 to 1 x 10 9 dynes / cm 2 .
이 방법의 바람직한 실시예에 있어서, 상기 층간절연막 및 상기 접착층의 응력의 합의 절대값이, 약 0 ~ 1 × 109dynes/cm2의 범위를 갖는다.In a preferred embodiment of this method, the absolute value of the sum of the stresses of the interlayer insulating film and the adhesive layer has a range of about 0 to 1 x 10 9 dynes / cm 2 .
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 제조 방법은, 반도체 메모리 장치의 고유전체 캐패시터를 형성하는 단계와; 상기 캐패시터 상에 접착층을 형성하는 단계와; 상기 접착층 상에 층간절연막을 형성하는 단계와; 상기 층간절연막을 열처리하여 평탄화 시키는 단계를 포함하고, 상기 층간절연막은, 인장 응력을 갖는 제 1 절연막과, 압축 응력을 갖는 제 2 절연막을 각각 적어도 하나 이상 포함하여 적층한 다층막으로 형성하되, 상기 캐패시터 상에 처음 형성되는 절연막을 상기 제 1 절연막으로 하고, 상기 열처리 후 상기 접착층 및 층간절연막의 응력의 합의 절대값이 약 0 ~ 1 × 109dynes/cm2의 범위를 갖도록 형성한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, comprising: forming a dielectric capacitor of a semiconductor memory device; Forming an adhesive layer on the capacitor; Forming an interlayer insulating film on the adhesive layer; Wherein the interlayer insulating film is formed of a multilayer film formed by laminating at least one or both of a first insulating film having a tensile stress and a second insulating film having a compressive stress, The absolute value of the sum of the stresses of the adhesive layer and the interlayer insulating film after the heat treatment is set to be in the range of about 0 to 1 x 10 9 dynes / cm 2 .
이 방법의 바람직한 실시예에 있어서, 상기 접착층은, TiN, TiAlN, TaSiN, TiSiN, TaSi, Ta, Ti, 그리고 TaN 중 적어도 하나 이상으로 형성된다.In a preferred embodiment of the method, the adhesive layer is formed of at least one of TiN, TiAlN, TaSiN, TiSiN, TaSi, Ta, Ti, and TaN.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 절연막은, USG, BPSG, PSG, 그리고 SOG 중 어느 하나로 형성된다.In a preferred embodiment of the method, the first insulating film is formed of any one of USG, BPSG, PSG, and SOG.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 절연막은, PE-SiH4, PE-TEOS, HDP, PE-SiN, PE-SiON, 그리고 PE-SiOF 중 어느 하나로 형성된다.In a preferred embodiment of the method, the second insulating film is formed of any one of PE-SiH 4 , PE-TEOS, HDP, PE-SiN, PE-SiON and PE-SiOF.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치는, 반도체 메모리 장치의 반도체 기판 상에 형성된 고유전체 캐패시터와; 상기 캐패시터를 포함하여 반도체 기판 상에 형성된 층간절연막을 포함하고, 상기 층간절연막은, 인장 응력을 갖는 제 1 절연막과, 압축 응력을 갖는 제 2 절연막을 각각 적어도 하나 이상 포함하여 적층한 다층막으로 형성되어 있되, 상기 제 1 절연막이 상기 고유전체 캐패시터와 직접 접하도록 형성되어 있고, 상기 층간절연막의 응력의 합의 절대값이 약 0 ~ 1 × 109dynes/cm2범위를 갖는다.According to an aspect of the present invention, there is provided a semiconductor memory device including: a dielectric capacitor formed on a semiconductor substrate of a semiconductor memory device; And an interlayer insulating film formed on the semiconductor substrate including the capacitor, wherein the interlayer insulating film is formed of a multilayer film including a first insulating film having a tensile stress and a second insulating film having a compressive stress, The first insulating film is formed so as to directly contact the high dielectric constant capacitor, and the absolute value of the sum of the stresses of the interlayer insulating film has a range of about 0 to 1 × 10 9 dynes / cm 2 .
이 장치의 바람직한 실시예에 있어서, 상기 제 1 절연막은, USG, BPSG, PSG, 그리고 SOG 중 어느 하나이다.In a preferred embodiment of the apparatus, the first insulating film is any one of USG, BPSG, PSG, and SOG.
이 장치의 바람직한 실시예에 있어서, 상기 제 2 절연막은, PE-SiH4, PE-TEOS, HDP, PE-SiN, PE-SiON, 그리고 PE-SiOF 중 어느 하나이다.In a preferred embodiment of the present invention, the second insulating film is any one of PE-SiH 4 , PE-TEOS, HDP, PE-SiN, PE-SiON and PE-SiOF.
이 장치의 바람직한 실시예에 있어서, 상기 반도체 메모리 장치는, 상기 고유전체 캐패시터와 층간절연막 사이에 접착층을 더 포함한다.In a preferred embodiment of this device, the semiconductor memory device further includes an adhesive layer between the dielectric capacitor and the interlayer insulating film.
이 장치의 바람직한 실시예에 있어서, 상기 접착층은, TiN, TiAlN, TaSiN, TiSiN, TaSi, Ta, Ti, 그리고 TaN 중 적어도 하나 이상으로 형성된다.In a preferred embodiment of the apparatus, the adhesive layer is formed of at least one of TiN, TiAlN, TaSiN, TiSiN, TaSi, Ta, Ti, and TaN.
(작용)(Action)
본 발명에 의한 반도체 메모리 장치 및 그의 제조 방법은 층간절연막의 응력에 따른 고유전체 캐패시터의 전극 특성 열화 및 캐패시터 전극과 고유전체 사이의 계면 특성 열화를 방지한다.The semiconductor memory device and the manufacturing method thereof according to the present invention prevent deterioration of the electrode characteristics of the high dielectric constant capacitor due to the stress of the interlayer dielectric film and deterioration of the interface characteristics between the capacitor electrode and the high dielectric constant.
(실시예)(Example)
도 2를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치 및 그의 제조 방법은, 반도체 메모리 장치의 고유전체 캐패시터가 형성된 반도체 기판 상에 층간절연막을 형성하되, 인장 응력을 갖는 절연막과 압축 응력을 갖는 절연막을 각각 적어도 하나 이상 포함하여 적층한 다층막으로 형성한다. 이때, 상기 층간절연막의 평탄화를 위한 열처리 공정시 상기 인장 응력을 갖는 절연막과 압축 응력을 갖는 절연막의 응력이 서로 상쇄되어, 상기 층간절연막의 응력의 합의 절대값이 약 0 ~ 1 × 109dynes/cm2의 범위를 갖도록 형성한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 층간절연막을 반대 성향의 응력을 갖는 절연막을 적층하여 형성함으로써, 층간절연막 평탄화 열처리시 전체 응력이 상쇄되어, 상기 층간절연막의 응력에 따른 고유전체 캐패시터의 전극 특성 열화 및 캐패시터 전극과 고유전체 사이의 계면 특성 열화를 방지할 수 있다.Referring to FIG. 2, a novel semiconductor memory device and a method of manufacturing the same according to an embodiment of the present invention are characterized in that an interlayer insulating film is formed on a semiconductor substrate on which a high dielectric constant capacitor of a semiconductor memory device is formed, Layered film including at least one or more insulating films each having a stress. At this time, in the heat treatment step for planarizing the interlayer insulating film, the stresses of the insulating film having the tensile stress and the insulating film having the compressive stress are canceled each other, and the absolute value of the sum of the stresses of the interlayer insulating film is about 0 to 1x10 9 dynes / cm < 2 & gt ;. According to such a semiconductor device and its manufacturing method, an insulating film having a stress in an opposite direction is formed by laminating an interlayer insulating film so as to be laminated, so that the total stress is canceled during the interlayer insulating film flattening heat treatment, Deterioration of the characteristics and deterioration of the interface characteristics between the capacitor electrode and the high-permittivity can be prevented.
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIG.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치 및 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a method of manufacturing a semiconductor memory device and a semiconductor memory device according to an embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따른 DRAM은, 트랜지스터가 형성된 반도체 기판(100) 상에 일 층간절연막(102)이 형성되어 있고, 상기 일 층간절연막(102)을 뚫고 상기 반도체 기판(100)과 전기적으로 접속되도록 콘택 플러그(104)가 형성되어 있다.Referring to FIG. 2, a DRAM according to an embodiment of the present invention includes a semiconductor substrate 100 on which a transistor is formed, an interlayer insulating film 102 formed on the semiconductor substrate 100, The contact plug 104 is formed so as to be electrically connected to the contact plug 100.
상기 콘택 플러그(104) 상에 고유전체 캐패시터(108)가 형성되어 있고, 상기 고유전체 캐패시터(108) 상에 다층의 절연막(112a, 112b, 112c)으로 형성된 다른 층간절연막(112)이 형성되어 있다.A dielectric capacitor 108 is formed on the contact plug 104 and another dielectric interlayer 112 is formed on the dielectric capacitor 108 by a multilayer dielectric film 112a, 112b, 112c .
이때, 상기 다른 층간절연막(112)은, 인장 응력을 갖는 절연막(112a)이 초기막으로 형성되어 있고, 상기 인장 응력을 갖는 초기 절연막(112a) 상에 압축 응력을 갖는 다수의 절연막(112b, 112c)이 적층되어 형성되어 있다. 또는, 상기 인장 응력을 갖는 초기 절연막(112a) 상에 인장 응력을 갖는 절연막과 압축 응력을 갖는 절연막이 번갈아 형성되어 있다.At this time, the other interlayer insulating film 112 has an insulating film 112a having a tensile stress formed therein as an initial film, and a plurality of insulating films 112b and 112c having compressive stress on the initial insulating film 112a having the tensile stress Are stacked and formed. Alternatively, an insulating film having tensile stress and an insulating film having compressive stress are alternately formed on the initial insulating film 112a having the tensile stress.
상술한 바와 같은 DRAM의 제조 방법은 다음과 같다.A manufacturing method of the DRAM as described above is as follows.
먼저, 트랜지스터가 형성된 반도체 기판(100) 상에 일 층간절연막(102)을 형성하고, 상기 일 층간절연막(102)을 식각 하여 형성된 콘택홀(contact hole)을 실리콘막 등의 도전막으로 채워서 콘택 플러그(104)를 형성한다.First, an interlayer insulating film 102 is formed on a semiconductor substrate 100 on which transistors are formed, and a contact hole formed by etching the interlayer insulating film 102 is filled with a conductive film such as a silicon film, (104).
상기 콘택 플러그(104) 상에 배리어막(106)을 형성한다. 이때, 상기 배리어막(106)은, 후속 열처리 공정에 의해 상기 콘택 플러그(104)와 캐패시터 하부전극(108a)이 반응하여 실리사이드(silicide)막을 형성하는 것을 방지하기 위해 형성된다.A barrier film 106 is formed on the contact plug 104. At this time, the barrier film 106 is formed to prevent the contact plug 104 and the capacitor lower electrode 108a from reacting to form a silicide film by a subsequent heat treatment process.
상기 배리어막(106) 상에 고유전체 캐패시터(108)를 형성한다.And a dielectric full capacitor 108 is formed on the barrier film 106.
상기 고유전체 캐패시터(108)는, 상기 배리어막(106) 상에 형성된 캐패시터 하부전극(108a)과, 상기 캐패시터 하부전극(108a) 상에 순차적으로 형성된 캐패시터 유전체막(108b) 및 캐패시터 상부전극(108c)을 포함한다.The dielectric capacitor 108 includes a capacitor lower electrode 108a formed on the barrier film 106 and a capacitor dielectric film 108b formed sequentially on the capacitor lower electrode 108a and a capacitor upper electrode 108c ).
이때, 상기 캐패시터 유전체막(108b)은, 고유전체 물질 즉, BST, PZT, STO, 그리고 PLZT 계열의 막 중 어느 하나로 형성된다.At this time, the capacitor dielectric film 108b is formed of any one of high dielectric materials, that is, BST, PZT, STO, and PLZT series films.
상기 캐패시터 상부전극(108c) 상에 다층의 절연막(112a~112c)으로 형성된 다른 층간절연막(112)을 형성한다.Another interlayer insulating film 112 formed of a plurality of insulating films 112a to 112c is formed on the capacitor upper electrode 108c.
이때, 상기 다층의 절연막(112a~112c) 중 상기 캐패시터 상부전극(108c)의 상부와 직접 접하도록 형성된 절연막(112a) 즉, 상기 캐패시터 상부전극(108c) 상에 초기막으로 형성된 절연막(112a)은, 상기 캐패시터(108)를 열화 시키지 않는 막이어야 한다.At this time, an insulating film 112a formed in direct contact with the upper portion of the capacitor upper electrode 108c among the multilayer insulating films 112a to 112c, that is, the insulating film 112a formed as an initial film on the capacitor upper electrode 108c, And the capacitor 108 should not be deteriorated.
이러한 막으로서, 증착시에 막이 치밀하지 못하여 응력이 약한 USG, BPSG, PSG, 그리고 SOG 등을 들 수 있으며, 이들 막은 후속 열처리 공정이나 큐링(curing) 공정 과정에서 막이 치밀화 되면서 일반적으로 강한 인장 응력을 발생시킨다.As such a film, USG, BPSG, PSG, and SOG which are weak in stress due to insufficient film during deposition can be exemplified. These films are generally subjected to a high tensile stress as a film is densified in a subsequent heat treatment process or a curing process .
다음, 상기 인장 응력을 갖는 절연막(112a) 상에 그 반대 성향의 절연막 즉, 압축 응력을 갖는 절연막(112b, 112b)을 증착한다. 일반적으로, 상기 압축 응력을 갖는 절연막(112b, 112b)은 열처리 공정에 따라 응력이 크게 변화되지 않고 두께에 따라 응력이 선형적으로 변화된다.Next, on the insulating film 112a having the tensile stress, an insulating film having opposite stress, that is, insulating films 112b and 112b having compressive stress is deposited. Generally, in the insulating films 112b and 112b having the compressive stress, the stress is linearly changed according to the thickness without changing the stress largely according to the heat treatment process.
상기 압축 응력을 갖는 절연막(112b, 112c)은, PE-SiH4, PE-TEOS, HDP, PE-SiN, PE-SiON, PE-SiOF 등의 플라즈마(plasma)를 이용한 산화막 중 어느 하나로 형성된다.It said insulating film having a compressive stress (112b, 112c) has, PE-SiH 4, is of the PE-TEOS, HDP, PE- SiN, PE-SiON, oxide film using plasma (plasma), such as PE-SiOF formed of one.
이때, 상기 다른 층간절연막(112)을 구성하는 각 절연막(112a, 112b, 112c)의 응력과 두께를 다음의 조건 식으로 선택할 수 있다.At this time, stresses and thicknesses of the insulating films 112a, 112b and 112c constituting the other interlayer insulating film 112 can be selected by the following conditional expression.
이때, σ1은 고유전체 캐패시터(108) 상에 초기막으로 형성되는 절연막(112a)의 열처리 후의 응력을 나타내고, 상기 σ2, σ3, ... 는 상기 초기막으로 형성되는 절연막(112a) 상에 순차적으로 형성되는 다른 절연막(112b, 112c)의 열처리 후의 응력을 나타내며, 상기 t1, t2, t3, ... 는 각 절연막(112a, 112b, 112c)의 두께를 나타낸다.Here,? 1 represents the stress after heat treatment of the insulating film 112a formed as an initial film on the high-dielectric capacitor 108, and? 2 ,? 3 , ... represents an insulating film 112a formed by the initial film, And t 1 , t 2 , t 3 , ... indicate the thicknesses of the insulating films 112a, 112b, and 112c, respectively, after the heat treatment of the other insulating films 112b and 112c sequentially formed on the insulating films 112a and 112b.
상기 조건에 따라, 상기 다른 층간절연막(112)의 전체 응력의 합의 절대값이 1 × 1019dynes/cm2이하가 되도록 각 절연막(112a, 112b, 112c)의 응력 및 두께를 설정하게 되면, 상기 다른 층간절연막(112)의 응력에 의한 캐패시터(108)의 특성 열화를 방지하게 된다.If the stress and the thickness of the insulating films 112a, 112b, and 112c are set so that the absolute value of the sum of the total stresses of the other interlayer insulating film 112 is equal to or less than 1 × 10 19 dynes / cm 2 , The characteristics of the capacitor 108 due to the stress of the other interlayer insulating film 112 can be prevented from deteriorating.
한편, 일반적으로 캐패시터의 상부전극(108c)과 층간절연막(112)의 접착성이 좋지 못하기 때문에 두 막(109c, 112) 사이의 접착성을 향상시키기 위해 접착층(110)을 형성하게 되는데, 이때, 상기 접착층(110)의 응력 및 두께도 상기 조건 식에 포함시켜 상기 조건을 만족하도록 해야 한다.On the other hand, since the adhesion between the upper electrode 108c of the capacitor and the interlayer insulating film 112 is poor, the adhesive layer 110 is formed to improve the adhesiveness between the two films 109c and 112, , The stress and the thickness of the adhesive layer 110 should also be included in the conditional expression to satisfy the above condition.
상기 다른 층간절연막(112) 증착 후 수행되는 평탄화 열처리 공정에서, 상기 다른 층간절연막(112)을 구성하는 절연막(112a, 112b, 112c)의 응력이 서로 상쇄된다.In the planarizing heat treatment process performed after the deposition of the other interlayer insulating film 112, the stresses of the insulating films 112a, 112b, and 112c constituting the other interlayer insulating film 112 cancel each other.
따라서, 상기 캐패시터(108)에 영향을 주는 층간절연막(112)의 응력을 줄이게 되므로, 우수한 고유전체 캐패시터(108)의 특성을 후속 공정에서도 계속 유지하게 된다.Accordingly, the stress of the interlayer insulating film 112 that affects the capacitor 108 is reduced, so that the property of the high-dielectric capacitor 108 is maintained in the subsequent process.
본 발명은 층간절연막을 인장 응력을 갖는 절연막과 압축 응력을 갖는 절연막을 적층하여 형성함으로써, 층간절연막 평탄화 공정시 응력을 상쇄시킬 수 있고, 따라서 층간절연막 하부의 캐패시터의 특성 열화를 방지할 수 있는 효과가 있다.The present invention can reduce the stress in the step of planarizing the interlayer insulating film by forming the interlayer insulating film by laminating an insulating film having a tensile stress and an insulating film having a compressive stress so that the deterioration of the characteristics of the capacitor under the interlayer insulating film can be prevented .
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| KR (1) | KR19990026623A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010010169A (en) * | 1999-07-16 | 2001-02-05 | 윤종용 | Ferroelectric memory having a dielectric layer of SiOF and Method for fabricating the dielectric layer |
| KR100690491B1 (en) * | 2005-02-18 | 2007-03-09 | 후지쯔 가부시끼가이샤 | Method for manufacturing semiconductor device |
| KR100827314B1 (en) * | 2005-10-10 | 2008-05-06 | 삼성전기주식회사 | Method of manufacturing MEMS element and optical modulator having flat surface by heat treatment |
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1997
- 1997-09-25 KR KR1019970048829A patent/KR19990026623A/en not_active IP Right Cessation
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