KR19990024588A

KR19990024588A - DRAM strapping metallization

Info

Publication number: KR19990024588A
Application number: KR1019970045802A
Authority: KR
Inventors: 임경섭
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-09-04
Filing date: 1997-09-04
Publication date: 1999-04-06

Abstract

디램(DRAM)의 스트래핑 금속 배선 구조가 개시되어 있다. 상기 스트래핑 금속 배선 구조는 반도체 기판의 상부에 형성된 워드라인; 상기 워드라인의 상부에 형성된 제1 층간 절연막; 상기 제1 층간 절연막에 형성되며 상기 워드라인의 일부를 노출시키는 제1 콘택홀; 상기 제1 콘택홀과 제1 층간 절연막의 상부에 형성된 제1 금속 배선층; 상기 제1 금속 배선층의 상부에 형성된 제2 층간 절연막; 상기 제2 층간 절연막 및 제1 층간 절연막에 형성되며 상기 워드라인의 일부를 노출시키는 제2 콘택홀; 및 상기 제2 콘택홀과 제2 층간 절연막의 상부에 형성된 제2 금속 배선층을 구비한다. 워드라인의 피치가 작아지더라도 스트래핑 금속 배선을 제1 금속 배선층과 제2 금속 배선층으로 나누어 형성하여 공정 마진을 확보할 수 있다.A strapping metal wiring structure of a DRAM is disclosed. The strapping metal wiring structure may include a word line formed on the semiconductor substrate; A first interlayer insulating layer formed on the word line; A first contact hole formed in the first interlayer insulating layer and exposing a portion of the word line; A first metal wiring layer formed on the first contact hole and the first interlayer insulating layer; A second interlayer insulating layer formed on the first metal wiring layer; A second contact hole formed in the second interlayer insulating film and the first interlayer insulating film to expose a portion of the word line; And a second metal wiring layer formed on the second contact hole and the second interlayer insulating layer. Even if the pitch of the word line becomes small, the process margin can be secured by dividing the strapping metal wiring into the first metal wiring layer and the second metal wiring layer.

Description

DRAM strapping metal wiring

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 디램(dynamic random access memory; 이하 DRAM이라 한다) 장치의 스트래핑(strapping) 금속 배선에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a strapping metal wiring of a dynamic random access memory (DRAM) device.

DRAM 장치의 집적도가 증가함에 따라 셀 사이즈가 작이지므로, 셀 사이즈에 의해 레이아웃 피치(pitch)가 결정되는 코어 영역(X-디코더, Y-디코더, 센스 증폭기 등)과 워드라인 스트래핑과 연결하는 콘택 부위에서의 공정이 점점 어려워지고 있다.Since the cell size decreases as the integration of DRAM devices increases, the contact that connects the core region (X-decoder, Y-decoder, sense amplifier, etc.) and word line strapping in which the layout pitch is determined by the cell size is determined. The process at the site is becoming increasingly difficult.

일반적으로, DRAM 장치에 사용하고 있는 워드라인은 다결정실리콘이나 텅스텐 실리사이드로 형성하는데, 이것은 알루미늄이나 텅스텐의 금속에 비해 수십배의 비저항을 갖고 있기 때문에 데이터의 전달 시간이 길어진다. 따라서, DRAM 장치의 동작 속도를 높이기 위하여 일정한 칼럼(coulumn)마다 금속 배선으로 스트래핑하여 주는 것이 일반적으로 알려져 있다.In general, word lines used in DRAM devices are formed of polysilicon or tungsten silicide, which has a resistivity tens of times higher than that of aluminum or tungsten metal, resulting in longer data transfer time. Therefore, in order to increase the operation speed of the DRAM device, it is generally known to strap with a metal wire every constant column.

도 1은 종래 방법에 의한 스트래핑 금속 배선의 레이아웃도이고, 도 2는 도 1의 수직 단면도이다.1 is a layout diagram of a strapping metal wiring according to a conventional method, and FIG. 2 is a vertical cross-sectional view of FIG. 1.

도 1 및 도 2를 참조하면, 각각의 워드라인(10)의 상부에 콘택홀(12)을 형성한 후, 스트래핑 금속 배선(14)을 상기 워드라인(10)에 중첩되도록 형성한다.Referring to FIGS. 1 and 2, after forming contact holes 12 on each word line 10, a strapping metal wire 14 is formed to overlap the word line 10.

그러나, DRAM 장치의 집적도가 증가함에 따라 상기 스트래핑 금속 배선은 공정 상의 한계에 이르고 있다.However, as the degree of integration of DRAM devices increases, the strapping metal wiring is reaching process limits.

즉, 64Mb DRAM 정도의 집적도를 구현하기 위해서는 셀 사이즈가 작아져야 하며, 워드라인의 피치(라인대 라인 간의 스페이스를 포함한다)는 0.6μm 이하로 요구된다.That is, in order to realize an integration degree of about 64 Mb DRAM, the cell size must be small, and the pitch of the word line (including the space between the lines and the lines) is required to be 0.6 μm or less.

따라서, 상기 워드라인의 피치와 동일한 피치로 스트래핑 금속 배선을 형성하여야 하는데, 메모리 셀 어레이와 주변 회로부와의 단차가 크기 때문에 워드라인과 동일한 피치를 갖는 스트래핑 금속 배선은 사진 공정과 식각 공정시 브리지(bridge) 또는 낫칭(notching)의 문제를 일으키게 된다.Therefore, the strapping metal wires should be formed at the same pitch as the pitch of the word lines. Since the step difference between the memory cell array and the peripheral circuit part is large, the strapping metal wires having the same pitch as the word lines are bridged during the photo process and the etching process. This can lead to bridge or notching problems.

따라서, 본 발명의 목적은 스트래핑 금속 배선을 이중 구조로 형성하여 상기 스트래핑 금속 배선의 공정 마진을 확보할 수 있는 반도체 장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor device capable of securing a process margin of the strapping metal wiring by forming the strapping metal wiring in a double structure.

도 1은 종래 방법에 의한 스트래핑 금속 배선의 레이아웃도이다.1 is a layout diagram of a strapping metal wiring by a conventional method.

도 2는 도 1의 수직 단면도이다.2 is a vertical cross-sectional view of FIG.

도 3은 본 발명에 의한 스트래핑 금속 배선의 레이아웃도이다.3 is a layout diagram of a strapping metal wiring according to the present invention.

도 4는 도 2의 수직 단면도이다.4 is a vertical cross-sectional view of FIG. 2.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of drawings

100a,100b : 워드라인 102 : 제1 층간 절연막100a and 100b: word line 102: first interlayer insulating film

104 : 제1 콘택홀 106 : 제1 금속 배선층104: first contact hole 106: first metal wiring layer

108 : 제2 층간 절연막 110 : 제2 콘택홀108: second interlayer insulating film 110: second contact hole

112 : 제2 금속 배선층112: second metal wiring layer

상기 목적을 달성하기 위하여 본 발명은, 워드라인에 스트래핑되는 금속 배선 구조를 갖는 반도체 장치에 있어서, 상기 스트래핑 금속 배선 구조는:In order to achieve the above object, the present invention provides a semiconductor device having a metal wiring structure strapped to a word line, the strapping metal wiring structure is:

반도체 기판의 상부에 형성된 워드라인; 상기 워드라인의 상부에 형성된 제1 층간 절연막; 상기 제1 층간 절연막에 형성되며 상기 워드라인의 일부를 노출시키는 제1 콘택홀; 상기 제1 콘택홀과 제1 층간 절연막의 상부에 형성된 제1 금속 배선층; 상기 제1 금속 배선층의 상부에 형성된 제2 층간 절연막; 상기 제2 층간 절연막 및 제1 층간 절연막에 형성되며 상기 워드라인의 일부를 노출시키는 제2 콘택홀; 및 상기 제2 콘택홀과 제2 층간 절연막의 상부에 형성된 제2 금속 배선층을 구비한다.A word line formed on the semiconductor substrate; A first interlayer insulating layer formed on the word line; A first contact hole formed in the first interlayer insulating layer and exposing a portion of the word line; A first metal wiring layer formed on the first contact hole and the first interlayer insulating layer; A second interlayer insulating layer formed on the first metal wiring layer; A second contact hole formed in the second interlayer insulating film and the first interlayer insulating film to expose a portion of the word line; And a second metal wiring layer formed on the second contact hole and the second interlayer insulating layer.

상술한 바와 같이 본 발명은 워드라인의 피치가 작아지더라도 스트래핑 금속 배선을 제1 금속 배선층과 제2 금속 배선층으로 나누어 형성함으로써 공정 마진을 확보할 수 있다.As described above, according to the present invention, even if the pitch of the word line becomes small, the process margin can be secured by dividing the strapping metal wiring into the first metal wiring layer and the second metal wiring layer.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 의한 스트래핑 금속 배선의 레이아웃도이고, 도 4는 도 2의 수직 단면도이다.3 is a layout view of a strapping metal wiring according to the present invention, Figure 4 is a vertical cross-sectional view of FIG.

도 3 및 도 4를 참조하면, 반도체 기판(도시하지 않음)의 상부에 산화막(도시하지 않음)을 개재하여 워드라인(100a, 100b)들이 형성되고, 상기 워드라인(100a, 100b)의 상부에 제1 층간 절연막(102)이 형성된다.3 and 4, word lines 100a and 100b are formed on an upper portion of a semiconductor substrate (not shown) through an oxide film (not shown), and on the word lines 100a and 100b. The first interlayer insulating film 102 is formed.

상기 제1 층간 절연막(102)에는 사진식각 공정을 통해 상기 워드라인(100a)을 노출시키는 제1 콘택홀(104)이 형성된다.A first contact hole 104 is formed in the first interlayer insulating layer 102 to expose the word line 100a through a photolithography process.

상기 제1 층간 절연막(102)의 상부에는 상기 제1 콘택홀(104)을 통해 워드라인(100a)에 접속되는 제1 금속 배선층(106)이 형성된다.A first metal wiring layer 106 is formed on the first interlayer insulating layer 102 to be connected to the word line 100a through the first contact hole 104.

상기 제1 금속 배선층(106)의 상부에는 제2 층간 절연막(108)이 형성되고, 상기 제2 층간 절연막(108)에는 사진식각 공정을 통해 상기 워드라인(100b)을 노출시키는 제2 콘택홀(110)이 형성된다.A second interlayer insulating layer 108 is formed on the first metal wiring layer 106, and a second contact hole exposing the word line 100b through the photolithography process in the second interlayer insulating layer 108. 110 is formed.

상기 제2 층간 절연막(108)의 상부에는 상기 제2 콘택홀(110)을 통해 워드라인(100b)에 접속되는 제2 금속 배선층(112)이 형성된다.A second metal wiring layer 112 connected to the word line 100b through the second contact hole 110 is formed on the second interlayer insulating layer 108.

따라서, 제1 금속 배선층(106)과 제2 금속 배선층(112)의 이중 스트래핑 금속 배선 구조가 형성된다.Thus, the double strapping metal wiring structure of the first metal wiring layer 106 and the second metal wiring layer 112 is formed.

상술한 바와 같이 본 발명에 의하면, 워드라인의 피치가 작아지더라도 스트래핑 금속 배선을 제1 금속 배선층과 제2 금속 배선층으로 나누어 형성함으로써 공정 마진을 확보할 수 있다.According to the present invention as described above, even if the pitch of the word line is small, the process margin can be secured by dividing the strapping metal wiring into the first metal wiring layer and the second metal wiring layer.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims

A semiconductor device having metal wiring strapped to a wordline, wherein the strapping metal wiring is:

A word line formed on the semiconductor substrate;

A first interlayer insulating layer formed on the word line;

A first contact hole formed in the first interlayer insulating layer and exposing a portion of the word line;

A first metal wiring layer formed on the first contact hole and the first interlayer insulating layer;

A second interlayer insulating layer formed on the first metal wiring layer;

A second contact hole formed in the second interlayer insulating film and the first interlayer insulating film to expose a portion of the word line; And

And a second metal wiring layer formed on the second contact hole and the second interlayer insulating film.