KR19990019435A - Semiconductor device manufacturing method - Google Patents
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Abstract
본 발명에 의한 반도체 소자 제조방법은, 금속 패드 주변부에 단차 유발 패턴이 존재하는 반도체 기판 상에 보호층을 형성하는 단계와, 상기 금속 패드의 표면이 노출되도록 상기 보호층을 선택식각하는 단계와, 표면이 노출된 상기 금속 패드를 포함한 보호층 상에 버퍼층을 형성하는 단계와, 상기 버퍼층을 경화시키는 단계와, D ≥ S+W+10-B㎛(D ≤ S+W-B㎛ ) 디자인 룰의 오픈 영역이 구비된 레티클을 마스크로 이용하여, 상기 버퍼층 상에 감광막 패턴을 형성하는 단계 및, 상기 감광막 패턴을 마스크로 이용하여, 상기 금속 패드와 그 주변부의 보호층 소정 부분이 노출되도록 상기 버퍼층을 선택식각하는 단계로 이루어져, 버퍼층이 오픈되는 경계면과 단차 유발 패턴 간의 간격 δ를, δ≥ 10㎛ 또는 δ≤0㎛의 크기로 형성할 수 있게 되므로, 금속 패드 주변부에 단차 유발 패턴이 존재하더라도 버퍼층 현상 영역 내부에 폴리이미드 재질의 잔류성 찌거지가 남는 현상을 방지할 수 있게 된다. (여기서, D는 금속 패드의 일측면으로부터 소정 간격 이격된 거리를 나타내고, S는 금속 패드와 단차 유발 패턴 사이의 간격을 나타내며, B는 버퍼층 식각 공정 진행시의 바이어스 간격을 나타내고, W는 단차 유발 패턴의 폭을 나타내며, 상수 10은 불량 유발 경계 상수를 나타낸다)The method of manufacturing a semiconductor device according to the present invention includes forming a protective layer on a semiconductor substrate having a step causing pattern around a metal pad, selectively etching the protective layer to expose a surface of the metal pad; Forming a buffer layer on the protective layer including the exposed metal pad, curing the buffer layer, and opening a D ≥ S + W + 10-B μm (D ≦ S + WB μm) design rule Forming a photoresist pattern on the buffer layer using a reticle having a region as a mask, and using the photoresist pattern as a mask, selecting the buffer layer to expose a predetermined portion of the protective layer of the metal pad and its periphery By etching, the distance δ between the interface where the buffer layer is opened and the step causing pattern can be formed in a size of δ ≥ 10 μm or δ ≦ 0 μm, so that the periphery of the metal pad Even if this step difference induced pattern present on it it is possible to prevent the residual developer remaining cloudy am of the polyimide material within the buffer layer developing region. (Where D denotes a distance spaced from one side of the metal pad by a predetermined interval, S denotes an interval between the metal pad and the step inducing pattern, B denotes a bias interval during the buffer layer etching process, and W denotes a step difference) The width of the pattern, and a constant of 10 represents a bad-caused boundary constant)
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 반도체 칩 외곽의 금속 패드가 오픈되도록 전면에 보호막이 형성된 반도체 기판 상에, 폴리이미드 재질의 버퍼층 형성시 야기되는 공정 불량을 방지할 수 있도록 한 반도체 소자 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to prevent a process defect caused when a buffer layer of polyimide is formed on a semiconductor substrate having a protective film formed on its front surface to open a metal pad outside the semiconductor chip. A semiconductor device manufacturing method.
반도체 소자 제조 공정중, 최종적인 공정에 속하는 폴리이미드 재질의 버퍼층 형성 공정은, 주로 반도체 패키지를 제조하는 과정에서 보호층인 Si3N4막을 보호하고 동시에 α 입자와 정전기로 인해 발생되는 반도체 소자의 소프트 에러(soft error)를 방지할 목적으로 사용된다.The polyimide buffer layer forming process, which is a final process in the semiconductor device manufacturing process, mainly protects the Si 3 N 4 film, which is a protective layer during the manufacturing of a semiconductor package, and simultaneously Used to prevent soft errors.
금속 패드가 오픈되도록 보호층이 형성된 반도체 기판 상에 폴리이미드 재질의 버퍼층을 형성하는 공정은 크게 다음의 제 3 단계 공정을 거쳐 실시되는데, 이를 도 1 및 도 2에 제시된 도면을 참조하여 살펴보면 다음과 같다. 여기서, 도 1a내지 도 1c는 금속 패드가 오픈되도록 보호층이 형성된 기판 상에, 버퍼층을 형성하는 종래의 반도체 소자 제조 방법을 도시한 공정수순도를 나타내고, 도 2는 도 1c의 A 부분을 확대 도시한 평면도를 나타낸다.The process of forming a buffer layer of polyimide material on a semiconductor substrate on which a protective layer is formed to open a metal pad is largely carried out through the following three-step process, which will be described with reference to the drawings shown in FIGS. 1 and 2. same. 1A to 1C show a process flowchart showing a conventional semiconductor device manufacturing method for forming a buffer layer on a substrate on which a protective layer is formed so that a metal pad is opened, and FIG. 2 shows an enlarged portion A of FIG. 1C. The top view shown is shown.
제 1 단계로서, 도 1a에 도시된 바와 같이 금속 패드(10) 주변에 단차 유발 패턴(예컨대, 금속 배선 라인)(12)이 존재하도록 설계된 반도체 기판(S) 상에, 금속 패드(10)의 표면이 오픈되도록 보호층(14)을 형성한 다음, 그 전면에 폴리이미드 재질의 버퍼층(16)을 증착하고, 이를 약 120℃의 온도에서 경화시킨다.As a first step, as shown in FIG. 1A, on a semiconductor substrate S designed to have a step causing pattern (eg, a metal wiring line) 12 around the metal pad 10, the metal pad 10 may be formed. After the protective layer 14 is formed to open the surface, a buffer layer 16 made of polyimide is deposited on the front surface thereof, and then cured at a temperature of about 120 ° C.
제 2 단계로서, 도 1b에 도시된 바와 같이 상기 금속 패드(10)를 포함한 버퍼층(16) 전면에 감광막을 형성하고, 금속 패드(10)보다 큰 사이즈의 오픈 영역이 형성되도록 디자인된 레티클(R)을 마스크로, 감광막을 선택식각하여 버퍼층(16) 표면이 소정 부분 오픈되는 형상의 감광막 패턴(18)을 형성한다.As a second step, a reticle R designed to form a photoresist film on the entire surface of the buffer layer 16 including the metal pad 10 as shown in FIG. 1B and to form an open area having a size larger than that of the metal pad 10. The photoresist layer is selectively etched using a mask as a mask to form a photoresist pattern 18 having a shape in which the surface of the buffer layer 16 is partially opened.
이때, 상기 레티클(R)에 형성된 오픈 영역은, 상기 금속 패드(10)의 각 측면으로부터의 이격 거리가 D 정도되는 사이즈를 가지도록 디자인되는데, 이와 같이 디자인된 레티클(R)을 이용하여 광식각 공정을 진행해 준 것은, 공정 마진을 고려하여 실제 금속 패드(10)의 표면보다 다소 넓은 영역이 오픈될 수 있도록 하기 위함이다.In this case, the open area formed in the reticle R is designed to have a size such that a distance from each side of the metal pad 10 is about D. Optical etching is performed using the reticle R designed as described above. The progress of the process is to allow a rather wide area to be opened in consideration of the process margin than the actual surface of the metal pad 10.
제 3 단계로서, 도 1c에 도시된 바와 같이 상기 감광막 패턴(18)을 마스크로하여, 금속 패드(10)와 그 주변의 보호막(14) 표면이 소정 부분 오픈되도록 버퍼층(16)을 식각하고 상기 감광막 패턴(18)을 제거하므로써, 버퍼층 형성 공정을 완료한다.As a third step, as shown in FIG. 1C, using the photoresist pattern 18 as a mask, the buffer layer 16 is etched to open a predetermined portion of the surface of the metal pad 10 and the surrounding protective film 14. By removing the photosensitive film pattern 18, the buffer layer forming process is completed.
이때, 상기 버퍼층(16)은 실제 감광막 패턴(18) 오픈 영역의 경계면(E)보다 B에 해당되는 영역 만큼 더 측면 식각되어져, 이 B에 해당되는 부분의 보호막(14) 표면이 더 오픈되어지게 되는데, 이는 식각 과정에서 식각액이 감광막 패턴(18) 하부의 버퍼층(16) 측면을 치고 들어가 그 안쪽 부분의 버퍼층까지 일부 식각시키기 때문이다. 이 B에 해당되는 간격을, 통상적으로 식각 공정 진행시 발생되는 바이어스 간격이라 칭하며, 4M DRAM의 경우 현재 약 29㎛의 바이어스(B)로 식각 공정이 진행되고 있다.In this case, the buffer layer 16 is laterally etched by a region corresponding to B than the boundary E of the open region of the photoresist pattern 18 so that the surface of the protective layer 14 of the portion corresponding to this B is further opened. This is because, during the etching process, the etchant hits the side of the buffer layer 16 under the photoresist pattern 18 and partially etches the buffer layer in the inner portion thereof. The interval corresponding to this B is commonly referred to as a bias interval generated during the etching process. In the case of 4M DRAM, the etching process is currently performed with a bias B of about 29 μm.
그 결과, 도 2의 평면도에서 알 수 있듯이 금속 패드(10) 주변에 단차 유발 패턴(예컨대, 금속 배선 라인)(12)이 존재하도록 패터닝된 기판(S) 상에, 상기 금속 패드(10) 표면이 노출되도록 보호막(14)이 형성되고, 상기 금속 패드(10) 표면과 그 주변의 보호막(14) 표면이 소정 부분 오픈되도록, 상기 보호막(14) 상에는 폴리이미드 재질의 버퍼층(16)이 형성된 구조의 반도체 소자가 형성된다. 상기 도면에서 참조번호 12'으로 표기된 부분은 보호막(14) 하부에 형성된 소정 폭(W)을 갖는 단차 유발 패턴(예컨대, 일자형의 금속 배선 라인)(12)이 놓여지는 위치를 나타낸다.As a result, as shown in the plan view of FIG. 2, the surface of the metal pad 10 is patterned on the substrate S patterned such that a step causing pattern (eg, a metal wiring line) 12 is present around the metal pad 10. The protective layer 14 is formed to expose the protective layer 14, and a polyimide buffer layer 16 is formed on the protective layer 14 so that the surface of the metal pad 10 and the surface of the protective layer 14 around the protective layer 14 are partially opened. The semiconductor element of is formed. In the figure, the portion indicated by the reference numeral 12 'indicates a position where the step causing pattern (eg, a straight metal wiring line) 12 having a predetermined width W formed under the protective film 14 is placed.
그러나, 이러한 일련의 공정을 거쳐 폴리이미드 재질의 버퍼층(16)을 형성할 경우에는 다음과 같은 문제가 발생된다.However, when the buffer layer 16 made of polyimide is formed through such a series of processes, the following problem occurs.
앞서 제시된 버퍼층(16) 형성 공정은, 반도체 소자 제조 공정 과정에서 흔히 유발될 수 있는 단차 유발 패턴(예컨대, 금속 배선 라인)(12)에 의해 기인되는 토폴로지(topology) 차이에 의한 불량 발생 가능성을 전혀 고려하지 않고, 단지 금속 패드(10)로부터 일정 공정 마진을 확보할 수 있도록 버퍼층 형성을 위한 레티클(R)을 제작한 뒤, 이를 이용하여 식각 공정을 진행해 주는 방식으로 공정이 진행되므로, 단차 유발 패턴(12)이 존재하지 않는 영역에서의 금속 패드(10) 오픈을 위한 식각 공정은 어느 정도 정상적으로 진행할 수 있는 반면, 단차 유발 패턴(12)이 금속 패드(10) 주변에 존재하는 영역에서의 식각 공정은 정상적으로 진행할 수 없다는 단점을 가지게 된다.The above-described process of forming the buffer layer 16 completely eliminates the possibility of defects caused by the topology difference caused by the step-induced pattern (for example, the metal wiring line) 12 that can be commonly caused in the semiconductor device manufacturing process. Without considering, only the reticle (R) for the buffer layer is formed to ensure a certain process margin from the metal pad 10, the process proceeds in such a way that the etching process using the step, causing step pattern While the etching process for opening the metal pad 10 in the region where 12 is not present may proceed to a certain degree, the etching process in the region where the step causing pattern 12 is present around the metal pad 10. Has the disadvantage that it cannot proceed normally.
이를, 4M DRAM의 경우를 일 예로 들어 설명하면 다음과 같다.This will be described below using 4M DRAM as an example.
4M DRAM의 경우, 금속 패드(10) 주변의 버퍼층(16)이 오픈되는 영역(이하, 버퍼층 현상 영역이라 한다) 내부에, 약 8000Å의 단차를 갖는 금속 배선 라인이 칩(chip) 당 1 포인트에 형성되므로, 이 금속 배선 라인이 형성된 위치와 버퍼층(16)이 오픈되는 경계면(F) 사이의 공간(δ영역)에 미세한 루프가 형성되어, 식각 공정후 이곳에 갇힌 버퍼층 성분이 완전히 제거되지 못하고 잔류되는 현상이 발생하게 된다. 따라서, 통상적으로는 식각 공정후, 이 잔류 버퍼층 성분과 기판 표면의 식각액 성분을 제거하기 위하여 버퍼층 형성 공정이 완료된 기판을 원심력을 이용하여 스핀 회전시켜 주게 되는데, 이와 같이 스핀 방식으로 기판을 회전시켜 주더라도 δ영역 내의 잔류 버퍼층 성분은 완전히 제거할 수 없게 된다. 또한, 이과정에서 δ영역 내에 있던 잔류 버퍼층 성분이 원심력을 받아 금속 패드(10) 주변의 보호층(14) 상으로 이동되므로, 버퍼층 현상 영역 내부에 폴리이미드 재질의 잔류 버퍼층 성분이 불규칙하게 남아있게 되는 불량이 발생하게 된다. 특히, 폴리이미드와 같이 점도(viscosity)가 대단히 큰 약액을 사용하여 패턴을 형성하는 공정을 진행할 경우에는, 토폴로지 차이가 존재하지 않는 정상적인 공정 조건하에서 식각 공정을 진행하더라도 폴리이미드 재질의 잔류성 찌거지 남은 현상이 유발되는 바, 이에 대한 개선책이 시급하게 요구되고 있는 실정이다.In the case of 4M DRAM, a metal wiring line having a step of about 8000 Å is provided at one point per chip in a region where the buffer layer 16 around the metal pad 10 is opened (hereinafter referred to as a buffer layer developing region). As a result, a minute loop is formed in the space δ region between the position where the metal wiring line is formed and the boundary surface F where the buffer layer 16 is opened, and the buffer layer component trapped therein is not completely removed after the etching process. Phenomenon occurs. Therefore, after the etching process, in order to remove the residual buffer layer component and the etching liquid component on the surface of the substrate, the substrate on which the buffer layer forming process is completed is spin-rotated using centrifugal force. In this way, the substrate is rotated by the spin method. The remaining buffer layer component in the region δ cannot be completely removed. In addition, since the residual buffer layer component in the region δ is transferred to the protective layer 14 around the metal pad 10 by centrifugal force, the residual buffer layer component of the polyimide material remains irregularly in the buffer layer developing region. The defect will be generated. In particular, in the case of forming a pattern using a chemical solution having a very high viscosity such as polyimide, even if the etching process is performed under normal process conditions in which there is no difference in topology, the residual residue of the polyimide material remains. As the phenomenon is caused, there is an urgent need for improvement.
이에 본 발명의 제 1 과제는, 금속 패드 주변부에 단차 유발 패턴이 존재하는 반도체 기판 상에 폴리이미드 재질의 버퍼층 형성시, 레티클의 디자인 룰 변경을 통하여 버퍼층이 오픈되는 경계면과 단차 유발 패턴 사이의 간격 δ가, δ≥ 10㎛ 또는 δ≤0㎛의 크기를 가질 수 있도록 식각 공정을 진행하므로써, 버퍼층 현상 영역 내부에 폴리이미드 재질의 잔류성 찌거지가 남는 현상을 방지할 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.Accordingly, the first object of the present invention, when forming a buffer layer of a polyimide material on a semiconductor substrate having a step causing pattern on the periphery of the metal pad, the gap between the boundary surface and the step causing pattern to open the buffer layer by changing the design rule of the reticle A method of fabricating a semiconductor device in which the etching process is performed such that δ can have a size of δ ≧ 10 μm or δ ≦ 0 μm, thereby preventing residual residue of polyimide material from remaining inside the buffer layer developing region. In providing.
본 발명의 제 2 과제는, 금속 패드 주변부에 단차 유발 패턴이 존재하는 영역의 반도체 기판 상에 폴리이미드 재질의 버퍼층 형성시, 레티클의 디자인 룰 변경없이, 공정 변수(예컨대, 버퍼층의 식각 시간이나 또는 소프트 베이크 온도) 조절을 통하여, 버퍼층이 오픈되는 경계면과 단차 유발 패턴 사이의 간격 δ가, δ≥ 10㎛ 또는 δ≤0㎛의 크기를 가질 수 있도록 식각 공정을 진행하므로써, 버퍼층 현상 영역 내부에 폴리이미드 재질의 잔류성 찌거지가 남는 현상을 방지할 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.According to a second aspect of the present invention, when a buffer layer of polyimide material is formed on a semiconductor substrate in a region where a step causing pattern is present in a periphery of a metal pad, process variables (for example, etching time of a buffer layer or By adjusting the soft bake temperature, the etching process is performed such that the gap δ between the interface where the buffer layer is opened and the step causing pattern has a size of δ 10 μm or δ ≦ 0 μm. The present invention provides a method of manufacturing a semiconductor device capable of preventing the residual residue of the mid material.
도 1a 내지 도 1c는 종래 기술로서, 금속 패드가 오픈되도록 보호층이 형성된 기판 상에, 버퍼층을 형성하는 반도체 소자 제조 방법을 도시한 공정수순도,1A to 1C illustrate a semiconductor device manufacturing method of forming a buffer layer on a substrate on which a protective layer is formed such that a metal pad is opened, according to the prior art;
도 2는 도 1c의 A 부분을 확대 도시한 평면도,2 is an enlarged plan view illustrating a portion A of FIG. 1C;
도 3a 내지 도 3b는 본 발명의 일 실시예로서, 금속 패드가 오픈되도록 보호층이 형성된 기판 상에, 버퍼층을 형성하는 반도체 소자 제조방법을 도시한 공정수순도,3A to 3B illustrate a semiconductor device manufacturing method of forming a buffer layer on a substrate on which a protective layer is formed to open a metal pad, according to an embodiment of the present invention;
도 4는 도 3c의 A 부분을 확대 도시한 평면도,4 is an enlarged plan view illustrating a portion A of FIG. 3C;
도 5a 내지 도 5c는 본 발명의 다른 실시예로서, 금속 패드가 오픈되도록 보호층이 형성된 기판 상에, 버퍼층을 형성하는 반도체 소자 제조방법을 도시한 공정수순도,5A to 5C are process flowcharts illustrating a method of manufacturing a semiconductor device in which a buffer layer is formed on a substrate on which a protective layer is formed so that a metal pad is opened as another embodiment of the present invention;
도 6은 도 5c의 A 부분을 확대 도시한 평면도.6 is an enlarged plan view of a portion A of FIG. 5C.
상기 제 1 과제를 달성하기 위하여 본 발명에서는, 금속 패드 주변부에 단차 유발 패턴이 존재하는 반도체 기판 상에 보호층을 형성하는 단계와, 광식각 공정을 이용하여, 상기 금속 패드의 표면이 노출되도록 상기 보호층을 선택식각하는 단계와, 표면이 노출된 상기 금속 패드를 포함한 보호층 상에 버퍼층을 형성하는 단계와, 상기 버퍼층을 경화시키는 단계와, D ≥ S+W+10-B㎛(또는 D ≤ S+W-B㎛) 디자인 룰의 오픈 영역이 구비된 레티클을 마스크로 이용하여, 상기 버퍼층 상에 감광막 패턴을 형성하는 단계 및, 상기 감광막 패턴을 마스크로 이용하여, 상기 금속 패드와 그 주변부의 보호층 소정 부분이 노출되도록, 상기 버퍼층을 선택식각하는 단계로 이루어진 반도체 소자 제조방법이 제공된다. (여기서, D는 금속 패드의 일측면으로부터 소정 간격 이격된 거리를 나타내고, S는 금속 패드와 단차 유발 패턴 간의 간격을 나타내며, B는 버퍼층 식각 공정 진행시의 바이어스 간격을 나타내고, W는 단차 유발 패턴의 폭을 나타내며, 상수 10은 불량 유발 경계 상수를 나타낸다.)In order to achieve the first object, in the present invention, forming a protective layer on a semiconductor substrate having a step causing pattern in the periphery of the metal pad, and by using an optical etching process, the surface of the metal pad is exposed Selectively etching the protective layer, forming a buffer layer on the protective layer including the exposed metal pad, curing the buffer layer, and D ≧ S + W + 10-B μm (or D ≤ S + WB μm) forming a photoresist pattern on the buffer layer using a reticle having an open area of a design rule as a mask, and protecting the metal pad and its periphery by using the photoresist pattern as a mask There is provided a method of fabricating a semiconductor device comprising the step of selectively etching the buffer layer so that a predetermined portion of the layer is exposed. Here, D represents a distance spaced from one side of the metal pad by a predetermined interval, S represents a gap between the metal pad and the step causing pattern, B represents a bias gap during the buffer layer etching process, and W represents a step causing pattern The width of, and the constant 10 represents the failure-induced boundary constant.)
상기 제 2 과제를 달성하기 위하여 본 발명에서는, 금속 패드 주변부에 단차 유발 패턴이 존재하는 반도체 기판 상에 보호막을 형성하는 단계와, 광식각 공정을 이용하여, 상기 금속 패드의 표면이 노출되도록 상기 보호층을 선택식각하는 단계와, 표면이 노출된 상기 금속 패드를 포함한 보호층 상에 버퍼층을 형성하는 단계와, 상기 버퍼층을 경화시키는 단계와, 광식각 공정을 이용하여 상기 버퍼층 상에 감광막 패턴을 형성하는 단계 및, 상기 감광막 패턴을 마스크로 이용하여, 상기 금속 패드와 그 주변부의 보호층 소정 부분이 노출되도록, T + 15초(또는 T - 10초) 동안 상기 버퍼층을 선택식각하는 단계로 이루어진 반도체 소자 제조방법이 제공된다. (여기서, 상기 T는 소정의 설정 시간을 나타낸다.)In order to achieve the second object, in the present invention, forming a protective film on a semiconductor substrate having a step causing pattern in the periphery of the metal pad, and by using a photolithography process, the protection so that the surface of the metal pad is exposed Selectively etching the layer, forming a buffer layer on the protective layer including the exposed metal pads, curing the buffer layer, and forming a photoresist pattern on the buffer layer using a photoetch process. And selectively etching the buffer layer for T + 15 seconds (or T-10 seconds) to expose a predetermined portion of the protective layer of the metal pad and its peripheral portion by using the photoresist pattern as a mask. A device manufacturing method is provided. (Wherein, T represents a predetermined set time.)
상기 제 2 과제를 달성하기 위하여 본 발명에서는, 금속 패드 주변부에 단차 유발 패턴이 존재하는 반도체 기판 상에 보호막을 형성하는 단계와, 광식각 공정을 이용하여, 상기 금속 패드의 표면이 노출되도록 상기 보호층을 선택식각하는 단계와, 표면이 노출된 상기 금속 패드를 포함한 보호층 상에 버퍼층을 형성하는 단계와, 상기 버퍼층을 Q + 2℃(또는 Q - 5℃)의 온도에서 경화시키는 단계와, 광식각 공정을 이용하여 상기 버퍼층 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하여, 상기 금속 패드와 그 주변부의 보호층 소정 부분이 노출되도록, 상기 버퍼층을 선택식각하는 단계로 이루어진 반도체 소자 제조방법이 제공된다. (여기서, 상기 Q는 소정의 설정 온도를 나타낸다)In order to achieve the second object, in the present invention, forming a protective film on a semiconductor substrate having a step causing pattern in the periphery of the metal pad, and by using a photolithography process, the protection so that the surface of the metal pad is exposed Selectively etching the layer, forming a buffer layer on the protective layer including the exposed metal pad, curing the buffer layer at a temperature of Q + 2 ° C (or Q-5 ° C), Forming a photoresist pattern on the buffer layer using a photolithography process, and selectively etching the buffer layer to expose a predetermined portion of the protective layer of the metal pad and its periphery by using the photoresist pattern as a mask. A semiconductor device manufacturing method is provided. (Wherein Q represents a predetermined set temperature)
이와 같이 반도체 소자의 버퍼층을 형성할 경우, 버퍼층이 오픈되는 경계면과 단차 유발 패턴 간의 간격 δ를, δ≥10㎛ 또는 δ≤0㎛의 크기로 형성할 수 있게 된다.As described above, when the buffer layer of the semiconductor device is formed, an interval δ between an interface where the buffer layer is opened and a step-induced pattern may be formed in a size of δ ≧ 10 μm or δ ≦ 0 μm.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
본 발명은, 금속 패드(10) 주변부에 단차 유발 패턴이 존재하는 반도체 기판 상에, 폴리이미드 재질의 버퍼층 형성시 야기되는 공정 불량(예컨대, 버퍼층 현상 영역 내에 폴리이미드 재질의 찌거기가 남음)을 방지하고자 하는 기술로서, 이를 실현하기 위한 구체적인 방법은 크게 두가지로 구분된다.The present invention prevents process defects (e.g., residues of polyimide material remaining in the buffer layer developing region) caused on the formation of a buffer layer of polyimide material on a semiconductor substrate having a step causing pattern on the periphery of the metal pad 10. As a technique to be implemented, specific methods for realizing this are largely divided into two types.
그 하나는, 레티클의 디자인 룰 변경을 통하여 버퍼층이 오픈되는 경계면과 단차 유발 패턴 사이의 간격 δ가, δ≥10㎛ 또는 δ≤0㎛의 크기를 가지도록 식각 공정을 진행하는 것이고 다른 하나는, 레티클의 디자인 룰은 변경하지 않고 공정 변수(예컨대, 버퍼층의 식각 시간이나 또는 소프트 베이크 시간)만을 변경시켜, 버퍼층이 오픈되는 경계면과 단차 유발 패턴 사이의 간격 δ가, δ≥ 10㎛ 또는 δ≤0㎛의 크기를 가지도록 식각 공정을 진행하는 것이다.One is to perform an etching process such that the distance δ between the boundary surface where the buffer layer is opened and the step causing pattern is changed to have a size of δ ≥ 10 μm or δ ≦ 0 μm by changing the design rule of the reticle. The reticle's design rules are not changed and only the process variables (e.g., the etch time or soft bake time of the buffer layer) are changed, so that the interval δ between the interface where the buffer layer is opened and the step difference inducing pattern is δ ≧ 10 μm or δ ≦ 0 The etching process is performed to have a size of μm.
이와 같이 δ값을 설정해준 것은, 버퍼층 현상 영역 내부에 형성된 단차 유발 패턴(12)과, 버퍼층(16)이 오픈되는 경계면(F) 사이의 공간 즉, δ영역의 간격이 최소 10㎛ 이상 이격되거나 또는 0㎛ 이하의 값을 가질 경우, 상기에 언급된 공정 불량이 발생되지 않기 때문이다.Thus, the value of δ is set so that the space between the step difference causing pattern 12 formed inside the buffer layer developing region and the boundary surface F where the buffer layer 16 is opened, that is, the space between the regions δ is spaced at least 10 μm or more. Or when it has a value of 0 mu m or less, the above-mentioned process failure does not occur.
먼저, 레티클의 디자인 룰 변경에 초점을 맞춘 전자의 방법에 대하여 살펴본다. 상기 방법은, δ≥10㎛의 조건이 성립되도록 버퍼층 식각 공정을 진행하는 경우와, δ≤0㎛의 조건이 성립되도록 버퍼층 식각 공정을 진행하는 경우 두가지로 구분되는데, 우선 도 3a 내지 도 3c에 제시된 공정수순도와 도 4에 제시된 평면도를 참조하여 전자의 경우(δ≥10㎛)부터 살펴본다.First, we will look at the former method that focuses on changing the reticle design rule. The method may be classified into two types, in which the buffer layer etching process is performed such that the condition of δ ≧ 10 μm is established, and the buffer layer etching process is performed so that the condition of δ ≦ 0 μm is established. The former case (δ ≧ 10 μm) will be described with reference to the proposed process procedure and the plan view shown in FIG. 4.
상기 공정은 크게 다음의 제 3 단계 공정을 거쳐 실시되는데, 이를 구체적으로 살펴보면 다음과 같다.The process is largely carried out through the following third step process, which will be described in detail below.
제 1 단계로서, 도 3a에 도시된 바와 같이 금속 패드(10) 주변부에 단차 유발 패턴(예컨대, 금속 배선 라인)(12)이 존재하는 반도체 기판(S) 상에, 금속 패드(10)의 표면이 오픈되도록 보호층(14)을 형성한 다음, 그 전면에 폴리이미드 재질의 버퍼층(16)을 증착하고, 이를 약 120 ± 0.5℃의 온도에서 경화시킨다.As a first step, as shown in FIG. 3A, the surface of the metal pad 10 is formed on a semiconductor substrate S having a step causing pattern (eg, a metal wiring line) 12 around the metal pad 10. After the protective layer 14 is formed to be opened, a buffer layer 16 made of polyimide is deposited on the front surface thereof, and then cured at a temperature of about 120 ± 0.5 ° C.
제 2 단계로서, 도 3b에 도시된 바와 같이 상기 금속 패드(10)를 포함한 버퍼층(16) 전면에 감광막을 형성하고, 소정 부분에 금속 패드(10)보다 큰 사이즈의 오픈 영역이 형성되어 있는 구조의 레티클(R)을 마스크로, 상기 감광막을 선택식각하여 버퍼층(16) 표면이 소정 부분 오픈되는 형상의 감광막 패턴(18)을 형성한다.As a second step, as shown in FIG. 3B, a photoresist film is formed on the entire surface of the buffer layer 16 including the metal pad 10, and an open area having a size larger than the metal pad 10 is formed in a predetermined portion. The photoresist is selectively etched using the reticle R as a mask to form a photoresist pattern 18 having a shape in which the surface of the buffer layer 16 is partially opened.
이때, 상기 레티클(R)에 형성된 오픈 영역은, 상기 금속 패드(10)의 각 측면으로부터의 이격 거리 D가 D ≥ S+W+10-B㎛의 디자인 룰을 가지도록 제작되는데, 이와 같이 D값을 설정해준 것은 δ가 10㎛ 이상의 크기를 가지도록 하여 버퍼층 현상 영역 내에 폴리이미드 재질의 찌거기가 남는 현상을 방지하기 위함이다. 여기서, S는 금속 패드와 단차 유발 패턴 간의 간격을 나타내고, B는 버퍼층 식각 공정 진행시의 바이어스 간격을 나타내며, W는 단차 유발 패턴의 폭을 나타내고, 상수 10은 불량 유발 경계 상수를 나타낸다.In this case, the open area formed in the reticle R is manufactured such that the distance D from each side surface of the metal pad 10 has a design rule of D ≧ S + W + 10-B μm. The value is set to δ to have a size of 10 μm or more to prevent the residue of polyimide material remaining in the buffer layer development region. Here, S represents a gap between the metal pad and the step causing pattern, B represents a bias gap during the buffer layer etching process, W represents a width of the step causing pattern, and constant 10 represents a defect causing boundary constant.
제 3 단계로서, 도 3c에 도시된 바와 같이 상기 감광막 패턴(18)을 마스크로하여, 금속 패드(10)와 그 주변의 보호막(14) 표면이 소정 부분 오픈되도록 버퍼층(16)을 57 ± 2초 동안 선택식각하고 상기 감광막 패턴(18)을 제거하므로써, 버퍼층 형성 공정을 완료한다.As a third step, the photosensitive film pattern 18 is used as a mask as shown in FIG. 3C, and the buffer layer 16 is opened to a predetermined portion to open a predetermined portion of the surface of the metal pad 10 and the surrounding protective film 14. By selectively etching for a second and removing the photoresist pattern 18, the buffer layer forming process is completed.
이 과정에서, 상기 버퍼층(16)은 실제 감광막 패턴(18)의 오픈 영역 경계면(E)보다 B에 해당되는 영역 만큼 더 측면 식각되어져, 보호층(14) 상의 불량 발생 예상 지역인 δ영역이 최소 10㎛ 이상의 간격을 유지하도록 보호막이 오픈되게 된다.In this process, the buffer layer 16 is laterally etched by the area corresponding to B than the open area boundary E of the actual photoresist pattern 18, so that the region δ, which is expected to be a defective area on the protective layer 14, is minimized. The protective film is opened to maintain an interval of 10 μm or more.
그 결과, 도 4의 평면도에서 알 수 있듯이 금속 패드(10) 주변부에 단차 유발 패턴(예컨대, 금속 배선 라인)(12)이 존재하는 기판(S) 상에, 상기 금속 패드(10) 표면이 노출되도록 보호막(14)이 형성되고, 상기 금속 패드(10) 표면과 그 주변의 보호막(14) 표면이 소정 부분 오픈되도록, 상기 보호막(14) 상에는 폴리이미드 재질의 버퍼층(16)이 형성된 구조의 반도체 소자가 형성된다.As a result, as shown in the plan view of FIG. 4, the surface of the metal pad 10 is exposed on the substrate S on which the step causing pattern (for example, the metal wiring line) 12 exists in the periphery of the metal pad 10. A semiconductor having a structure in which a protective layer 14 is formed, and a polyimide buffer layer 16 is formed on the protective layer 14 such that the surface of the metal pad 10 and the surface of the protective layer 14 around the metal pad 10 are partially opened. An element is formed.
이때, 버퍼층(16) 현상 영역 내의 단차 유발 패턴(12)과, 버퍼층(16)이 오픈되는 경계면(F) 사이의 공간인 δ영역은 δ≥ 10㎛ 크기를 가지며, 상기 도면에서 참조번호 12'으로 표기된 부분은 보호막(14) 하부에 형성된 소정 폭(W)을 갖는 단차 유발 패턴(예컨대, 일자형의 금속 배선 라인)(12)이 놓여지는 위치를 나타낸다. 한편, δ≤0㎛의 조건이 성립되도록 버퍼층 식각 공정을 진행하고자 할 경우에는 도 5a 내지 도 5c에 제시된 공정수순도와 도 6에 제시된 평면도에서 알 수 있듯이 다음과 같이 공정이 진행된다. 상기 공정의 경우, 공정의 기본 흐름은 앞서 제시된 공정과 동일하고 단지, 레티클의 디자인 룰 변경에 의해 최종적으로 만들어지는 버퍼층의 현상 영역 사이즈에만 차이가 나므로, 여기서는 이를 중심으로 간략하게만 살펴본다.At this time, the region δ, which is a space between the step causing pattern 12 in the developing region of the buffer layer 16 and the boundary surface F at which the buffer layer 16 is opened, has a size of δ ≧ 10 μm, and in FIG. The portion indicated by indicates a position where the step causing pattern (for example, a straight metal wiring line) 12 having a predetermined width W formed under the protective film 14 is placed. On the other hand, when the buffer layer etching process is to be carried out so that the condition of δ ≦ 0 μm is established, the process proceeds as follows, as can be seen from the process purity shown in FIGS. 5A to 5C and the plan view shown in FIG. 6. In the case of the above process, the basic flow of the process is the same as the above-described process, but only the development region size of the buffer layer finally created by changing the design rule of the reticle, and only a brief description will be given here.
제 1 단계로서, 도 5a에 도시된 바와 같이 금속 패드(10) 주변에 단차 유발 패턴(예컨대, 금속 배선 라인)(12)이 존재하는 반도체 기판(S) 상에, 금속 패드(10)의 표면이 오픈되도록 보호층(14)을 형성하고, 그 전면에 경화처리된 폴리이미드 재질의 버퍼층(16)을 형성한다.As a first step, as shown in FIG. 5A, the surface of the metal pad 10 is formed on a semiconductor substrate S having a step causing pattern (eg, a metal wiring line) 12 around the metal pad 10. The protective layer 14 is formed to be opened, and a buffer layer 16 made of a polyimide material, which is cured, is formed on the entire surface thereof.
제 2 단계로서, 도 5b에 도시된 바와 같이 상기 금속 패드(10)를 포함한 버퍼층(16) 전면에 감광막을 형성하고, 소정 부분에 금속 패드(10)보다 큰 사이즈의 오픈 영역이 형성되어 있는 구조의 레티클(R)을 마스크로, 상기 감광막을 선택식각하여 버퍼층(16) 표면이 소정 부분 오픈되는 형상의 감광막 패턴(18)을 형성한다.As a second step, as shown in FIG. 5B, a photoresist film is formed on the entire surface of the buffer layer 16 including the metal pad 10, and an open area having a size larger than the metal pad 10 is formed in a predetermined portion. The photoresist is selectively etched using the reticle R as a mask to form a photoresist pattern 18 having a shape in which the surface of the buffer layer 16 is partially opened.
이때, 상기 레티클(R)에 형성된 오픈 영역은, 상기 금속 패드(10)의 각 측면으로부터의 이격 거리 D가 D ≤ S+W-B㎛의 디자인 룰을 가지도록 제작되는데, 이와 같이 D값을 설정해준 것은 δ가 0㎛ 이하의 크기(즉, δ영역을 없애는 경우)를 가지도록 하여 식각 공정 진행시, 버퍼층 현상 영역 내에 폴리이미드 재질의 찌거기가 잔존하지 않도록 하기 위함이다. 여기서, S는 금속 패드와 단차 유발 패턴 간의 간격을 나타내고, B는 버퍼층 식각 공정 진행시의 바이어스 간격을 나타내며, W는 단차 유발 패턴의 폭을 나타내고, 상수 10은 불량 유발 경계 상수를 나타낸다. 제 3 단계로서, 도 5c에 도시된 바와 같이 상기 감광막 패턴(18)을 마스크로하여, 금속 패드(10)와 그 주변의 보호막(14) 표면이 소정 부분 오픈되도록 버퍼층(16)을 식각하고 상기 감광막 패턴(18)을 제거하므로써, 버퍼층 형성 공정을 완료한다.In this case, the open area formed in the reticle R is manufactured such that the distance D from each side surface of the metal pad 10 has a design rule of D ≦ S + WB μm. This is to ensure that δ has a size of 0 μm or less (that is, when the δ area is removed) so that residues of the polyimide material do not remain in the buffer layer developing region during the etching process. Here, S represents a gap between the metal pad and the step causing pattern, B represents a bias gap during the buffer layer etching process, W represents a width of the step causing pattern, and constant 10 represents a defect causing boundary constant. As a third step, as shown in FIG. 5C, using the photoresist pattern 18 as a mask, the buffer layer 16 is etched to open a predetermined portion of the surface of the metal pad 10 and the surrounding protective film 14. By removing the photosensitive film pattern 18, the buffer layer forming process is completed.
이 과정에서, 상기 버퍼층(16)은 실제 감광막 패턴(18)의 오픈 영역 경계면(E)보다 B에 해당되는 영역 만큼 더 측면 식각되나, 보호층(14) 상의 불량 발생 예상 지역인 δ영역이 0㎛ 이하의 간격(δ영역이 존재하지 않는 구조)을 유지하도록 보호막이 오픈되게 된다.In this process, the buffer layer 16 is laterally etched by the area corresponding to B than the open area boundary E of the actual photoresist pattern 18, but the region δ, which is expected to be defective on the protective layer 14, is zero. The protective film is opened to maintain an interval of 占 퐉 or less (structure in which no δ region exists).
그 결과, 도 6의 평면도에서 알 수 있듯이 금속 패드(10) 주변에 단차 유발 패턴(예컨대, 금속 배선 라인)(12)이 존재하도록 패터닝된 기판(S) 상에, 금속 패드(10) 표면이 노출되도록 보호막(14)이 형성되고, 금속 패드(10) 표면과 그 주변의 보호막(14) 표면이 소정 부분 오픈되도록, 보호막(14) 상에는 폴리이미드 재질의 버퍼층(16)이 형성된 구조의 반도체 소자가 형성된다.As a result, as shown in the plan view of FIG. 6, the surface of the metal pad 10 is formed on the patterned substrate S such that a step causing pattern (eg, a metal wiring line) 12 is present around the metal pad 10. A semiconductor device having a structure in which a passivation layer 14 is formed to be exposed, and a buffer layer 16 made of polyimide is formed on the passivation layer 14 such that the surface of the metal pad 10 and the surface of the passivation layer 14 around the metal pad 10 are partially opened. Is formed.
이때, 버퍼층(16) 현상 영역 내의 단차 유발 패턴(12)과, 버퍼층(16)이 오픈되는 경계면(F) 사이의 공간인 δ영역에는 버퍼층(16)이 모두 채워지게 된다.At this time, the buffer layer 16 is completely filled in the region δ, which is a space between the step causing pattern 12 in the developing region of the buffer layer 16 and the boundary surface F at which the buffer layer 16 is opened.
다음으로, 레티클의 디자인 룰 변경없이 공정 변수(예컨대, 버퍼층의 식각 시간이나 또는 소프트 베이크 온도) 변경에만 초점을 맞춘 후자의 방법에 대하여 살펴본다.Next, the latter method focuses only on changing process variables (eg, etch time or soft bake temperature) of the buffer layer without changing the design rules of the reticle.
상기 방법은, 기타 다른 공정 조건은 고정시켜 놓은 상태에서 버퍼층의 식각 시간만을 가변시켜 버퍼층 식각 공정을 진행하는 경우와, 기타 다른 공정 조건은 고정시켜 놓은 상태에서 버퍼층의 소프트 베이크 시간만을 가변시켜 버퍼층 식각 공정을 진행하는 경우 두가지로 구분된다. 이 경우, 최종적으로 만들어지는 반도체 소자의 구조는 도 4 및 도 6에 제시된 평면도와 동일하므로, 여기서는 상기 도면을 참조하여 설명한다.The method may be performed by performing a buffer layer etching process by varying only the etching time of the buffer layer with other process conditions fixed, and by varying only the soft bake time of the buffer layer with other process conditions fixed. There are two types of processes. In this case, the structure of the finally formed semiconductor device is the same as the plan view shown in Figs. 4 and 6, and will be described here with reference to the drawings.
먼저, 전자의 경우로서 버퍼층의 식각 시간을 가변시켜 식각 공정을 진행하는 경우에 대하여 살펴본다. 상기 공정은 크게 제 3 단계의 공정을 거쳐 실시되는데, 이를 구체적으로 살펴보면 다음과 같다.First, a case where the etching process is performed by varying the etching time of the buffer layer as the former case will be described. The process is largely carried out through a third step process, which will be described in detail below.
제 1 단계로서, 금속 패드 주변부에 단차 유발 패턴이 존재하는 반도체 기판 상에 보호층 형성하고, 광식각 공정을 이용하여 상기 금속 패드의 표면이 노출되도록 보호층을 선택식각한다.As a first step, a protective layer is formed on a semiconductor substrate having a step causing pattern around the metal pad, and the protective layer is selectively etched to expose the surface of the metal pad using a photoetch process.
제 2 단계로서, 표면이 노출된 상기 금속 패드를 포함한 보호층 상에 버퍼층을 형성하고, 이를 120 ± 0.5℃의 온도에서 경화시켜 준다.As a second step, a buffer layer is formed on the protective layer including the metal pad exposed on the surface, and cured at a temperature of 120 ± 0.5 ° C.
제 3 단계로서, 광식각 공정을 이용하여 상기 버퍼층 상에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 상기 금속 패드와 그 주변부의 보호층 소정 부분이 오픈되도록, 상기 버퍼층을 T + 15초(또는 T - 10초) 동안 식각하므로써, 버퍼층 형성 공정을 완료한다. 여기서, T는 소정의 설정 시간을 나타내며, 바람직한 설정 시간으로는 57 ± 2초를 들 수 있다.In a third step, a photoresist pattern is formed on the buffer layer using a photoetch process, and the buffer layer is T + 15 seconds (or, by using the mask as a mask to open a predetermined portion of the protective layer of the metal pad and its periphery). T-10 seconds) to complete the buffer layer forming process. Here, T represents a predetermined setting time, and the preferred setting time is 57 ± 2 seconds.
이때, 상기 버퍼층을 T + 15초 동안 식각하게 되면 식각 시간이 종래의 경우보다 다소 길어진 관계로 인하여, 도 4의 평면도에서 알 수 있듯이 δ≥10㎛ 조건의 바이어스(B)로 식각 공정이 진행되는 반면, 버퍼층을 T - 10초 동안 식각하게 되면 식각 시간이 종래의 경우보다 다소 짧아진 관계로 인하여, 도 6의 평면도에서 알 수 있듯이 δ≤0㎛ 조건의 바이어스(B)로 공정이 진행되게 된다.In this case, when the buffer layer is etched for T + 15 seconds, the etching time is slightly longer than in the conventional case, and as shown in the plan view of FIG. 4, the etching process is performed with a bias B under a condition δ≥10 μm. On the other hand, when the buffer layer is etched for T-10 seconds, the etching time is somewhat shorter than in the conventional case, and as shown in the plan view of FIG. 6, the process proceeds to the bias B under the condition of δ ≦ 0 μm. .
다음, 후자의 경우로서 버퍼층의 소프트 베이크 시간을 가변시켜 식각 공정을 진행하는 경우에 대하여 살펴본다. 상기 공정은 크게 제 3 단계의 공정을 거쳐 실시되는데, 이를 구체적으로 살펴보면 다음과 같다.Next, a case where the etching process is performed by varying the soft bake time of the buffer layer will be described. The process is largely carried out through a third step process, which will be described in detail below.
제 1 단계로서, 금속 패드 주변부에 단차 유발 패턴이 존재하는 반도체 기판 상에 보호층 형성하고, 광식각 공정을 이용하여 상기 금속 패드의 표면이 노출되도록 보호층을 선택식각한다.As a first step, a protective layer is formed on a semiconductor substrate having a step causing pattern around the metal pad, and the protective layer is selectively etched to expose the surface of the metal pad using a photoetch process.
제 2 단계로서, 표면이 노출된 상기 금속 패드를 포함한 보호층 상에 버퍼층을 형성하고, 이를 Q + 2℃(또는 Q - 5℃)의 온도에서 경화시킨다. 여기서, 상기 Q는 소정의 설정 온도를 나타내며, 바람직한 설정 온도로는 120 ± 0.5℃를 들 수 있다.As a second step, a buffer layer is formed on the protective layer including the metal pad exposed on the surface and cured at a temperature of Q + 2 ° C (or Q-5 ° C). Here, said Q represents predetermined | prescribed set temperature, and 120 +/- 0.5 degreeC is mentioned as a preferable set temperature.
제 3 단계로서, 광식각 공정을 이용하여 상기 버퍼층 상에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 상기 금속 패드와 그 주변부의 보호층 소정 부분이 오픈되도록 버퍼층을 57 ± 2초 동안 선택식각하고 상기 감광막 패턴을 제거하므로써, 버퍼층 형성 공정을 완료한다.As a third step, a photoresist pattern is formed on the buffer layer by using a photoetch process, and the etching is performed by selectively etching the buffer layer for 57 ± 2 seconds so that a predetermined portion of the protective layer of the metal pad and its periphery is opened using the mask as a mask. The buffer layer forming process is completed by removing the photosensitive film pattern.
이때, 상기 버퍼층을 Q + 2℃의 온도로 경화시키게 되면 경화 시간이 종래의 경우보다 다소 길어진 관계로 인하여 상기 버퍼층의 굳기 정도가 더 강화되어져 식각 공정이 그 만큼 더디게 진행되게 되므로, 도 6의 평면도에서 알 수 있듯이 δ≤0㎛ 조건의 바이어스(B)로 식각 공정이 진행되는 반면, 버퍼층을 Q - 5℃의 온도로 경화시키게 되면 경화 시간이 종래의 경우보다 다소 짧아진 관계로 인하여 상기 버퍼층의 굳기 정도가 무르게 되므로, 도 4의 평면도에서 알 수 있듯이 δ≥0㎛ 조건의 바이어스(B)로 식각 공정이 진행되게 된다.In this case, when the buffer layer is cured at a temperature of Q + 2 ° C., the hardening degree of the buffer layer is further strengthened because the curing time is somewhat longer than in the conventional case, and the etching process proceeds as much as that, so that the top view of FIG. As can be seen from the above, the etching process proceeds with a bias B under the condition of δ ≦ 0㎛, whereas when the buffer layer is cured at a temperature of Q-5 ° C., the curing time is shorter than that of the conventional case. Since the degree of hardening becomes soft, the etching process proceeds to the bias B under the condition of?
이상에서 살펴본 바와 같이 본 발명에 의하면, 레티클의 디자인 룰을 변경시켜 주거나 또는 공정 변수(예컨대, 버퍼층의 식각 시간이나 또는 소프트 베이크 온도)를 조절해 주는 방식으로, 버퍼층이 오픈되는 경계면(F)과 단차 유발 패턴 간의 간격 δ를, δ≥ 10㎛ 또는 δ≤0㎛의 크기로 형성할 수 있게 되므로, 금속 패드 주변부에 단차 유발 패턴이 존재하더라도 버퍼층 현상 영역 내부에 폴리이미드 재질의 잔류성 찌거지가 남는 현상을 방지할 수 있게 된다.As described above, according to the present invention, the boundary surface F in which the buffer layer is opened may be changed in a manner of changing the design rule of the reticle or adjusting a process variable (for example, an etching time of the buffer layer or a soft bake temperature). Since the gap δ between the step difference causing patterns can be formed in a size of δ≥10 μm or δ ≦ 0 μm, even if a step causing pattern is present in the periphery of the metal pad, residual residue of the polyimide material remains inside the buffer layer development region. The phenomenon can be prevented.
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