KR19990018643A - Manufacturing method of nonvolatile memory device - Google Patents
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Abstract
불휘발성 메모리 장치의 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판의 상부에 소자 분리막을 형성하여 상기 반도체 기판에 액티브 영역들을 형성한다. 상기 반도체 기판의 상부에 게이트 절연막 및 플로팅 게이트용 제1 도전층을 차례로 형성한다. 상기 액티브 영역 중 제1 도전형의 액티브 영역으로 형성될 부위에만 제1 도전형의 불순물을 이온주입하여 제1 도전형의 기판 콘택용 액티브 영역을 형성한다. 상기 결과물의 상부에 층간 유전막 및 컨트롤 게이트용 제2 도전층을 차례로 형성한다. 사진식각 공정으로 상기 제2 도전층, 층간 유전막 및 제1 도전층을 식각하여 플로팅 게이트와 컨트롤 게이트가 적층된 셀 게이트를 형성한다. 상기 제1 도전형의 기판 콘택용 액티브 영역을 마스킹한 후, 노출된 기판의 표면에 제2 도전형의 불순물을 이온주입하여 제2 도전형의 소오스/드레인 영역을 형성한다. 종래 방법에 비해 별도의 마스크를 추가하지 않고 p+형 기판 콘택을 형성할 수 있으므로, NOR형 플래쉬 메모리 셀에 벌크 바이어스를 원할히 잡을 수 있다.A method of manufacturing a nonvolatile memory device is disclosed. An isolation layer is formed on the first conductive semiconductor substrate to form active regions in the semiconductor substrate. A gate insulating film and a first conductive layer for floating gate are sequentially formed on the semiconductor substrate. An ion of an impurity of a first conductivity type is implanted into only a portion of the active region to be formed as an active region of a first conductivity type to form an active region for a substrate contact of the first conductivity type. An interlayer dielectric layer and a second conductive layer for control gate are sequentially formed on the resultant. The second conductive layer, the interlayer dielectric layer, and the first conductive layer are etched by a photolithography process to form a cell gate in which a floating gate and a control gate are stacked. After masking the active region for substrate contact of the first conductivity type, a second conductivity type source / drain region is formed by ion implanting impurities of the second conductivity type on the exposed surface of the substrate. Compared to the conventional method, since the p + type substrate contact can be formed without adding a separate mask, bulk bias can be smoothly applied to the NOR type flash memory cell.
Description
본 발명은 불휘발성 메모리 장치(non-volatile memory device)의 제조 방법에 관한 것으로, 보다 상세하게는 NOR형 플래쉬(flash) 메모리 셀에 있어서, 마스크를 별도로 추가하지 않으면서 셀 어레이 영역 내에 벌크 바이어스(bulk bias)를 보다 원할하게 잡을 수 있는 p+액티브 영역을 형성하는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a non-volatile memory device. More particularly, in a NOR-type flash memory cell, a bulk bias in a cell array region without additional masks is added. The present invention relates to a method of manufacturing a nonvolatile memory device that forms a p + active region that can more easily catch a bulk bias.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열-전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조이다. 플래쉬 메모리 장치에서 외부의 주변 회로에 의해 구동하는 메모리 셀은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형 게이트 구조를 갖는다. 따라서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있지만, 데이터의 입·출력 속도가 수백 ㎲에서 수 ㎳로서 RAM 제품의 수십 ㎱에 비해 현저하게 느리다는 단점이 있다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile and fast data input / output that loses data over time, and data is input once. If you do this, you can maintain the status, but it can be divided into ROM (read only memory) products with slow data input and output. Among these ROM products, there is an increasing demand for electrically erasable and programmable ROM (EEPROM) or flash memory that can electrically input and output data. Flash memory devices are an advanced form of EEPROM that can be electrically erased at high speed without removing them from the circuit board. The flash memory device uses Fowler-Nordheim tunneling or hot electrons to electrically input and output data. To control the structure. In a flash memory device, a memory cell driven by an external peripheral circuit has a stacked gate structure in which a floating gate and a control gate are stacked. Therefore, the memory cell structure is simple, and the manufacturing cost per unit memory is low, and the refresh function for preserving data is unnecessary, but the data input / output speed is hundreds of kilowatts to several kilowatts. There is a disadvantage that it is significantly slower than.
플래쉬 메모리 장치를 회로적 관점에서 살펴보면, 몇개의 메모리 셀을 하나의 묶음체로 제어할 수 있어 고집적화에 유리한 NAND형과, 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 셀 면적이 커지는 NOR형으로 구분할 수 있다.When looking at the flash memory device from a circuit point of view, several memory cells can be controlled in a single package, which is advantageous for high integration, and each memory cell can be controlled independently. It can be divided into NOR type, in which the cell area is increased due to the contact.
도 1은 미합중국 특허공보 제4,698,787호에 개시되어 있는 종래의 NOR형 플래쉬 메모리 셀의 수직 단면도이다.1 is a vertical cross-sectional view of a conventional NOR type flash memory cell disclosed in US Pat. No. 4,698,787.
도 1을 참조하면, 종래의 NOR형 플래쉬 메모리 셀에 있어서, p형 반도체 기판(10)의 상부에 터널 산화막(14)을 개재하여 플로팅 게이트(16)가 형성되고, 상기 플로팅 게이트(16)의 상부에 층간 유전막(18)을 개재하여 컨트롤 게이트(20)가 형성된다. 상기 두 개의 게이트 양 측면의 기판 표면에는 깊은 접합 깊이(junction depth)를 갖는 소오스/드레인 영역(22,24)이 형성되며, 상기 소오스/드레인 영역(22,24)은 상기 게이트에 일부분 중첩되어 있다.Referring to FIG. 1, in a conventional NOR flash memory cell, a floating gate 16 is formed over a p-type semiconductor substrate 10 through a tunnel oxide layer 14, and the floating gate 16 The control gate 20 is formed through the interlayer dielectric layer 18 thereon. Source / drain regions 22 and 24 having deep junction depths are formed on the substrate surfaces on both sides of the two gates, and the source / drain regions 22 and 24 partially overlap the gate. .
상기 소오스 영역(22)은 n+형 영역과 n-형 영역으로 구성되는 이중 확산(double diffusion, 이하 DD라 한다) 구조로 형성되어 높은 접합 내압(breakdown)에도 견딜 수 있도록 고안되었는데, 이는 셀의 소거(erase) 동작에 관계된다. 즉, 소거 동작은 플로팅 게이트(16) 내에 존재하는 전자를 방출하여 셀의 문턱 전압(threshold voltage, Vth)을 초기 값인 2V 내외로 낮추는 동작으로서, 드레인(24)을 플로팅시키고 소오스(22)에 15V 내외의 전압을 인가하고 컨트롤 게이트(20)에 0V를 인가하면, 얇은 터널 산화막(14)의 양단에 유도되는 전압차로 인하여 상기 플로팅 게이트(16) 내의 전자가 F-N 터널링 방식에 의해 소오스 영역(22)으로 방출됨으로써 소거 이루어진다. 상기한 소거 동작시 소오스 영역(22)에는 10V 이상의 고전압이 유도되므로, 내압 특성이 우수한 DD 구조로 접합을 형성하는 것이 바람직하다.The source region 22 has a double diffusion (DD) structure composed of an n + type region and an n − type region, and is designed to withstand high junction breakdown. It relates to an erase operation. That is, the erase operation releases electrons present in the floating gate 16 to lower the threshold voltage (Vth) of the cell to about 2V, which is an initial value, and floats the drain 24 and supplies 15V to the source 22. When an internal and external voltage is applied and 0 V is applied to the control gate 20, the electrons in the floating gate 16 are transferred to the source region 22 by FN tunneling due to the voltage difference induced across the thin tunnel oxide film 14. It is erased by being discharged. Since a high voltage of 10 V or more is induced in the source region 22 during the erase operation, it is preferable to form a junction with a DD structure having excellent breakdown voltage characteristics.
또한, 상기 n+형 드레인 영역(24)도 일반적인 주변회로부의 트랜지스터의 접합 깊이보다 깊은 접합 깊이를 갖게 되는데, 이는 셀의 프로그램(program) 동작과 관계된다. 즉, 프로그램 동작은 채널 열전자(channel hot electron, 이하 CHE라 한다) 주입 방식으로 플로팅 게이트에 전자를 저장하여 셀의 문턱 전압을 7V 정도로 증대시키는 동작으로서, 선택 셀의 드레인(24)과 컨트롤 게이트(20)에 각각 5∼6V와 10∼12V의 전압을 인가하고 벌크 기판(10)과 소오스(22)에 0V (접지)를 인가하면, 상기 선택 셀을 통해 다량의 전류가 발생하고 상기 전류에 의해 드레인(24) 근처에서 높은 에너지 레벨을 갖는 열전자가 발생하며 상기 열전자는 게이트 전계에 의해 플로팅 게이트(16) 내에 저장된다. 이러한 열전자 주입 프로그램을 위해서는 동일한 셀 전류에서 열전자의 발생 효율을 증가시키기 위하여 드레인 전압을 인가할 때 발생되는 드레인 공핍 영역에서의 전계를 증가시키는 것이 유리하므로, n+드레인 접합(24)을 깊게 형성하고 채널 영역은 p-로 높게 도핑시키는 방법이 주로 사용되고 있다. 즉, 채널 영역을 p-로 높게 도핑시키게 되면 드레인 접합(24)의 근처에서 수평 전계의 세기가 높아지게 되어 전자사태 항복(avalanche breakdown)이 증가됨으로써, 채널 열전자의 발생량이 증가한다.In addition, the n + type drain region 24 also has a junction depth that is deeper than the junction depth of a transistor of a general peripheral circuit portion, which is related to a program operation of a cell. That is, the program operation is an operation of storing electrons in the floating gate by increasing channel hot electrons (hereinafter referred to as CHE) to increase the threshold voltage of the cell to about 7V. 20) and a voltage of 5-6V and 10-12V, respectively, and 0V (ground) to the bulk substrate 10 and the source 22, a large amount of current is generated through the selection cell and Near the drain 24 hot electrons with high energy levels are generated which are stored in the floating gate 16 by a gate electric field. For this hot electron injection program, it is advantageous to increase the electric field in the drain depletion region generated when the drain voltage is applied to increase the generation efficiency of hot electrons at the same cell current, so that the n + drain junction 24 is deeply formed. The method of doping the channel region with p − is mainly used. That is, when the channel region is doped high at p − , the strength of the horizontal electric field increases near the drain junction 24, thereby increasing the avalanche breakdown, thereby increasing the amount of channel hot electrons generated.
일반적으로 로직(logic) 구성에 이용되는 NMOS 및 PMOS 트랜지스터는 긴 전기적 수명을 갖기 위하여 핫-캐리어(hot carrier)의 발생을 억제할 수 있는 LDD(lightly doped drain) 구조나 얕은 접합(shallow junction) 구조로 형성된다. 따라서, NOR형 플래쉬 메모리 셀과 주변회로용 트랜지스터의 접합 구조는 상이하게 구성되어야 한다.In general, NMOS and PMOS transistors used in logic configurations have a lightly doped drain (LDD) structure or a shallow junction structure that can suppress the occurrence of hot carriers in order to have a long electrical life. Is formed. Therefore, the junction structure of the NOR flash memory cell and the transistor for the peripheral circuit should be configured differently.
도 2a 내지 도 3c는 도 1에 도시한 셀의 제조 방법을 설명하기 위한 평면도 및 수직 단면도들이다.2A to 3C are plan views and vertical cross-sectional views illustrating a method of manufacturing the cell shown in FIG. 1.
도 2a는 워드라인(20)을 형성하는 단계를 도시한 평면도이고, 도 2b 및 도 2c는 각각 도 2a의 셀을 A-A'선 및 B-B'선으로 자른, 즉 워드라인 방향으로 자른 단면도들이다. 먼저, p형의 반도체 기판(10)의 상부에 통상적인 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon, 이하 LOCOS라 한다) 공정이나 개량된 LOCOS 공정을 이용하여 필드 산화막(12)을 형성함으로써, 상기 기판(10)을 액티브 영역과 필드 영역으로 구분한다. 이때, 도 2a에서 참조 부호 13은 상기 액티브 영역 중에서 후속 공정에서 n+형 액티브 영역으로 형성될 부분을 나타낸다. 이어서, 상기 기판(10)의 표면에 게이트 산화막(도시하지 않음)을 성장시킨다 후, 그 상부에 플로팅 게이트로 사용될 제1 도전층(16)을 증착하고 이를 n+형으로 도핑시킨다. 다음에, 사진식각 공정을 통해 상기 필드 산화막(12) 상부의 제1 도전층(16)을 식각한 후, 결과물의 상부에 층간 유전막(18)을 형성한다. 계속해서, 상기 층간 유전막(18)의 상부에 컨트롤 게이트로 사용될 제2 도전층(20)을 증착하고 이를 n+형으로 도핑시킨 후, 그 상부에 워드라인 형성을 위한 마스크층(25)으로, 예컨대 산화막을 형성한다. 바람직하게는, 워드라인으로 사용하고 있는 컨트롤 게이트 의 비저항 값을 낮추기 위하여 상기 제2 도전층(20)을 n+형으로 도핑된 폴리실리콘층의 상부에 텅스텐 실리사이드(WSix)층이 적층된 폴리사이드(polycide) 구조로 형성한다. 다음에, 셀 어레이 영역의 게이트를 형성하기 위하여 상기 마스크층(25)의 상부에 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 이용하여 그 하부의 마스크층(25)을 식각한다. 계속해서, 상기 포토레지스트 패턴을 제거한 후, 상기 마스크층(25)을 이용하여 제2 도전층(20), 층간 유전막(18) 및 제1 도전층(16)을 연속적으로 식각함으로써 플로팅 게이트(16)와 컨트롤 게이트(20)가 적층된 셀 게이트를 형성한다. 이때, 상기 컨트롤 게이트(20)는 워드라인으로 제공된다.FIG. 2A is a plan view showing the step of forming the word line 20, and FIGS. 2B and 2C are each cut along the lines A-A 'and B-B' of the cells of FIG. Cross-sectional views. First, the field oxide film 12 is formed on the p-type semiconductor substrate 10 using a conventional device isolation process, for example, a local oxidation of silicon (LOCOS) process or an improved LOCOS process. Thus, the substrate 10 is divided into an active region and a field region. In FIG. 2A, reference numeral 13 denotes a portion of the active region to be formed as an n + type active region in a subsequent process. Subsequently, a gate oxide film (not shown) is grown on the surface of the substrate 10, and then a first conductive layer 16 to be used as a floating gate is deposited on the substrate 10 and doped with n + . Next, the first conductive layer 16 on the field oxide film 12 is etched through the photolithography process, and then the interlayer dielectric film 18 is formed on the resultant. Subsequently, a second conductive layer 20 to be used as a control gate is deposited on the interlayer dielectric layer 18 and doped to n + , and then a mask layer 25 for forming a word line thereon. For example, an oxide film is formed. Preferably, a polyside in which a tungsten silicide (WSix) layer is stacked on top of a polysilicon layer doped with n + to form the second conductive layer 20 in order to lower a specific resistance value of a control gate used as a word line. It is formed into a (polycide) structure. Next, a photoresist pattern (not shown) is formed on the mask layer 25 to form a gate of the cell array region, and then the mask layer 25 below is formed by using the photoresist pattern. Etch it. Subsequently, after removing the photoresist pattern, the floating gate 16 is etched by continuously etching the second conductive layer 20, the interlayer dielectric film 18, and the first conductive layer 16 using the mask layer 25. ) And a control gate 20 are stacked to form a cell gate. In this case, the control gate 20 is provided as a word line.
도 3a는 n+액티브 영역(26)을 형성하는 단계를 도시한 평면도이고, 도 3b 및 도 3c는 각각 도 3a의 셀을 C-C'선 및 D-D'선으로 자른, 즉 비트라인 방향으로 자른 단면도들이다. 상기와 같이 메모리 셀의 스택형 게이트를 형성한 후, 상기 게이트 형성시 사용되었던 마스크층(25)을 이용하여 고농도의 n형 불순물을 이온주입함으로써 상기 메모리 셀의 소오스/드레인으로 제공되는 n+액티브 영역(26)을 형성한다. 이어서, 상기 n+액티브 영역(26)의 측면 확산(side diffusion)을 위한 열처리 공정을 수행함으로써, 상기 n+액티브 영역(26)을 셀 게이트에 충분히 오버랩시킨다. 다음에, 도시하지는 않았으나, 주변회로 트랜지스터의 게이트를 형성한 후, 이온주입 공정을 통해 상기 주변회로 트랜지스터의 소오스/드레인 영역을 형성한다. 도 3에서, 참조 부호 21은 컨트롤 게이트(20)를 구성하는 텅스텐 실리사이드막을 나타낸다.FIG. 3A is a plan view illustrating the step of forming n + active region 26, and FIGS. 3B and 3C are each taken along the lines C-C 'and D-D' of the cells of FIG. 3A, that is, in the bit line direction. These are cross-sectional views. After forming the stacked gate of the memory cell as described above, by implanting a high concentration of n-type impurities using the mask layer 25 used to form the gate, n + active provided to the source / drain of the memory cell Area 26 is formed. Subsequently, the n + active region 26 is sufficiently overlapped with the cell gate by performing a heat treatment process for side diffusion of the n + active region 26. Next, although not shown, after the gate of the peripheral circuit transistor is formed, a source / drain region of the peripheral circuit transistor is formed through an ion implantation process. In FIG. 3, reference numeral 21 denotes a tungsten silicide film constituting the control gate 20. As shown in FIG.
그러나, 상술한 종래 방법에 의하면 셀 어레이 영역 내에 p+형 벌크 콘택을 형성할 수 없으며, 상기 p+벌크 콘택을 형성하기 위해서는 셀 어레이 영역에 n+불순물을 이온주입할 때 p+액티브 영역을 블로킹(blocking)할 수 있는 새로운 마스크를 추가하여야 한다.However, according to the conventional method described above, a p + type bulk contact cannot be formed in the cell array region, and in order to form the p + bulk contact, the p + active region is blocked when ion implantation of n + impurities into the cell array region. You need to add a new mask that can block.
이러한 문제를 해결하기 위하여, 최근에는 게이트에 0V의 전압을 인가하고 소오스와 벌크 기판에 5V 내외의 낮은 전압을 인가하는 네거티브 게이트 벌크 소거(negative gate bulk erase, NGBE) 방법 및 네거티브 게이트 소오스 소거(negative gate source erase, NGSE) 방법이 제안되었으며, 이러한 방법들에 의해 이중 확산(DD) 접합 구조의 소오스 영역을 통상적인 단일 드레인(single drain, SD) 접합으로 형성할 수 있게 되었다. 그러나, 상기한 소거 동작을 수행하기 위해서는 벌크 기판에 인가되는 전압이 셀 어레이 영역 내에 빨리 전달되어 셀이 균일하게 소거되어야 하므로, 이를 위해 벌크 저항을 낮게 하거나 셀 어레이 영역의 중간에 금속 라인과 p+벌크 콘택을 연결함으로써 낮은 금속 저항으로 벌크 전압을 전달하여야 한다. 또한, NOR형 셀에서는 프로그램 동작시 발생되는 다량의 셀 전류가 벌크 전류를 증가시키기 때문에, 벌크 저항이 클 경우에는 벌크 전압이 증가되어 n+소오스 영여고가 벌크 기판 사이에 순방향 전류가 발생함으로써 셀 전류가 급격히 증가하는 스냅 백(snap back) 현상이 야기될 수 있다. 따라서, 셀 어레이 영역 내의 벌크 전압의 증가를 방지하기 위해서 벌크 기판 영역을 낮은 전압으로 잡아주기 위한 벌크 콘택을 형성하는 것이 필수적이다.In order to solve this problem, a negative gate bulk erase (NGBE) method and a negative gate source erase (NGBE) method of applying a voltage of 0V to a gate and a low voltage of about 5V to a source and a bulk substrate recently A gate source erase (NGSE) method has been proposed, and by these methods, the source region of the double diffusion (DD) junction structure can be formed by a conventional single drain (SD) junction. However, in order to perform the above-described erase operation, so is the voltage applied to the bulk substrate quickly passed into the cell array area, the cell is to be uniformly erased, and the metal lines in the middle of low or of a cell array region of the bulk resistance for this purpose and p + By connecting the bulk contacts, the bulk voltage must be delivered with low metal resistance. In addition, in a NOR cell, since a large amount of cell current generated during a program operation increases the bulk current, when the bulk resistance is large, the bulk voltage is increased, so that a positive current is generated between the bulk substrate with n + source zero high. A snap back phenomenon in which the current increases rapidly may be caused. Therefore, it is necessary to form a bulk contact for holding the bulk substrate region to a low voltage in order to prevent an increase in the bulk voltage in the cell array region.
본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 NOR형 플래쉬 메모리 셀에 있어서, 마스크를 별도로 추가하지 않으면서 셀 어레이 영역 내에 벌크 바이어스를 보다 원할하게 잡을 수 있는 벌크 콘택을 형성하는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems of the conventional method, and an object of the present invention is to provide a bulk bias in a cell array area without additional mask in a NOR type flash memory cell. A method of manufacturing a nonvolatile memory device forming a bulk contact is provided.
도 1은 종래의 NOR형 플래쉬 메모리 셀의 수직 단면도이다.1 is a vertical sectional view of a conventional NOR type flash memory cell.
도 2a 내지 도 3c는 도 1에 도시한 셀의 제조 방법을 설명하기 위한 평면도 및 수직 단면도들이다.2A to 3C are plan views and vertical cross-sectional views illustrating a method of manufacturing the cell shown in FIG. 1.
도 4는 본 발명에 의한 NOR형 플래쉬 메모리 셀의 평면도이다.4 is a plan view of a NOR type flash memory cell according to the present invention.
도 5a 및 도 5b는 각각 도 4의 H-H' 선 및 I-I' 선에 따른 셀의 수직 단면도들이다.5A and 5B are vertical cross-sectional views of the cells along the H-H 'and I-I' lines of FIG. 4, respectively.
도 6a 내지 도 12b는 본 발명에 의한 NOR형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 평면도 및 수직 단면도들이다.6A through 12B are plan and vertical cross-sectional views illustrating a method of manufacturing a NOR flash memory cell according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 반도체 기판 102 : 필드 산화막100 semiconductor substrate 102 field oxide film
106 : 플로팅 게이트 108 : p+액티브 영역106: floating gate 108: p + active region
110 : 층간 유전막 112 : 컨트롤 게이트110: interlayer dielectric film 112: control gate
114 : 마스크층 116 : n+소오스/드레인 영역114: mask layer 116: n + source / drain region
상기 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 소자 분리막을 형성하여 상기 반도체 기판에 액티브 영역들을 형성하는 단계, 상기 반도체 기판의 상부에 게이트 절연막 및 플로팅 게이트용 제1 도전층을 차례로 형성하는 단계, 상기 액티브 영역 중 제1 도전형의 액티브 영역으로 형성될 부위에만 제1 도전형의 불순물을 이온주입하여 제1 도전형의 기판 콘택용 액티브 영역을 형성하는 단계, 상기 결과물의 상부에 층간 유전막 및 컨트롤 게이트용 제2 도전층을 차례로 형성하는 단계, 사진식각 공정으로 상기 제2 도전층, 층간 유전막 및 제1 도전층을 식각하여 플로팅 게이트와 컨트롤 게이트가 적층된 셀 게이트를 형성하는 단계, 및 상기 제1 도전형의 기판 콘택용 액티브 영역을 마스킹한 후, 노출된 기판의 표면에 제2 도전형의 불순물을 이온주입하여 제2 도전형의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming an active region on a semiconductor substrate by forming an isolation layer on a semiconductor substrate of a first conductivity type, and forming a gate insulating layer and a floating gate on the semiconductor substrate. Forming a conductive layer in sequence, forming an active region for a substrate contact of a first conductivity type by ion implanting impurities of a first conductivity type only in a portion of the active region to be formed as an active region of a first conductivity type, Sequentially forming an interlayer dielectric layer and a second conductive layer for a control gate on the resultant, and etching the second conductive layer, the interlayer dielectric layer, and the first conductive layer by a photolithography process to form a floating gate and a control gate. And masking the active region for contacting the substrate of the first conductivity type, followed by a second view on the surface of the exposed substrate. Ion implanting impurities of a type and provides a method for producing the non-volatile memory device comprising the steps of forming a source / drain region of the second conductivity type.
상기 제1 도전형의 기판 콘택용 액티브 영역을 형성하는 단계는, 상기 액티브 영역들을 분리하기 위하여 상기 소자 분리막 상부의 상기 제1 도전층을 식각함과 동시에, 제1 도전형의 액티브 영역이 형성될 부위의 상기 제1 도전층을 식각하는 단계, 및 상기 제1 도전층의 식각에 의해 노출된 액티브 영역에 제1 도전형의 불순물을 이온주입함으로써, 상기 액티브 영역에 자기정렬되는 제1 도전형의 기판 콘택용 액티브 영역을 형성하는 단계를 포함한다.The forming of the active region for the first conductivity type substrate contact may include etching the first conductive layer on the device isolation layer to separate the active regions and forming an active region of the first conductivity type. Etching the first conductive layer in the portion, and implanting impurities of the first conductivity type into the active region exposed by the etching of the first conductive layer, thereby self-aligning the first conductive type to the active region. Forming an active region for a substrate contact.
상기 층간 유전막 및 컨트롤 게이트용 제2 도전층을 차례로 형성하는 단계 후, 상기 제2 도전층의 상부에 마스크 역할을 하는 절연층을 형성하는 단계를 더 구비할 수 있다.After sequentially forming the interlayer dielectric layer and the second conductive layer for the control gate, the method may further include forming an insulating layer serving as a mask on the second conductive layer.
상기 제2 도전형의 소오스/드레인 영역을 형성하는 단계 후, 상기 결과물에 열처리를 실시하여 상기 제2 도전형의 소오스/드레인 영역을 측면 확산시키는 단계를 더 구비한다.After forming the source / drain regions of the second conductivity type, heat treating the resultant may laterally diffuse the source / drain regions of the second conductivity type.
또한, 상기 목적을 달성하기 위하여 본 발명은, 다수의 메모리 셀 영역과 상기 셀을 구동시키기 위한 주변회로 영역을 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 제1 도전형의 반도체 기판의 상부에 소자 분리막을 형성하여 상기 반도체 기판에 액티브 영역들을 형성하는 단계, 상기 반도체 기판의 상부에 게이트 절연막 및 플로팅 게이트용 제1 도전층을 차례로 형성하는 단계, 상기 주변회로 영역을 마스킹한 후, 상기 액티브 영역 중 제1 도전형의 액티브 영역으로 형성될 부위에만 제1 도전형의 불순물을 이온주입하여 제1 도전형의 기판 콘택용 액티브 영역을 형성하는 단계, 상기 결과물의 상부에 층간 유전막을 형성하는 단계, 상기 주변회로 영역의 층간 유전막 및 제1 도전층을 식각하는 단계, 상기 결과물의 상부에 컨트롤 게이트용 제2 도전층을 형성하는 단계, 상기 셀 영역과 주변회로 영역의 게이트 형성 부위를 오픈시킨 후, 상기 제2 도전층을 식각하여 주변회로 영역에 상기 제2 도전층으로 이루어진 게이트를 형성하는 단계, 및 상기 주변회로 영역 및 상기 제1 도전형의 기판 콘택용 액티브 영역을 마스킹한 후, 노출된 층간 유전막 및 제1 도전층을 식각하여 플로팅 게이트와 컨트롤 게이트가 적층된 셀 게이트를 형성하고, 계속해서 노출된 기판의 표면에 제2 도전형의 불순물을 이온주입하여 제2 도전형의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.In addition, in order to achieve the above object, the present invention is a method of manufacturing a nonvolatile memory device having a plurality of memory cell regions and a peripheral circuit region for driving the cell, the device on the top of the first conductivity type semiconductor substrate Forming an isolation layer to form active regions on the semiconductor substrate, sequentially forming a gate insulating layer and a floating conductive first conductive layer on the semiconductor substrate, masking the peripheral circuit region, and then Forming an active region for contacting the substrate of the first conductivity type by ion implanting impurities of the first conductivity type only in a portion to be formed as the active region of the first conductivity type, forming an interlayer dielectric layer on top of the resultant, Etching the interlayer dielectric layer and the first conductive layer in the peripheral circuit region, the second figure for the control gate on top of the resultant Forming a layer, opening the gate forming portions of the cell region and the peripheral circuit region, and etching the second conductive layer to form a gate of the second conductive layer in the peripheral circuit region, and the peripheral portion After masking the circuit region and the active region for contacting the substrate of the first conductivity type, the exposed interlayer dielectric layer and the first conductive layer are etched to form a cell gate in which the floating gate and the control gate are stacked, and the substrate subsequently exposed. And ion-implanting a second conductivity type impurity onto the surface of the semiconductor substrate to form a second conductivity type source / drain region.
상기 제2 도전형의 소오스/드레인 영역을 형성하는 단계 후, 상기 결과물에 열처리를 실시하여 상기 제2 도전형의 소오스/드레인 영역을 측면 확산시키는 단계, 및 상기 주변회로 영역을 오픈시킨 후 제1 도전형 또는 제2 도전형의 불순물을 이온주입함으로써, 상기 주변회로 영역에 제1 도전형 또는 제2 도전형의 소오스/드레인 영역을 형성하는 단계를 더 구비한다.After forming the source / drain regions of the second conductivity type, heat-treating the resultant to laterally diffuse the source / drain regions of the second conductivity type, and after opening the peripheral circuit region, The method may further include forming a source / drain region of a first conductivity type or a second conductivity type in the peripheral circuit region by ion implantation of a conductivity type or a second conductivity type impurity.
본 발명은 액티브 영역들을 분리하기 위하여 필드 영역 상부의 플로팅 게이트용 제1 도전층을 식각할 때 p+액티브 영역이 형성되어질 부위의 제1 도전층을 식각한 후, 노출된 기판 표면에 p형 불순물을 이온주입함으로써 p+형 기판 콘택용 액티브 영역을 형성한다. 또한, 메모리 셀 영역과 주변회로 영역을 동시에 오픈하여 컨트롤 게이트용 제2 도전층을 식각함으로써 주변회로 영역의 게이트 전극을 형성한 후, 주변회로 영역과 p+형 기판 콘택용 액티브 영역을 마스킹한 상태에서 층간 유전막 및 제1 도전층을 식각하여 메모리 셀의 게이트 전극을 형성하고 계속해서 n형의 불순물을 이온주입하여 메모리 셀의 n+형 소오스/드레인 영역을 형성한다.According to the present invention, when etching the first conductive layer for the floating gate on the field region to separate the active regions, the p-type impurity is formed on the exposed substrate surface after etching the first conductive layer in the region where p + active region is to be formed. Ion implantation to form an active region for p + type substrate contact. In addition, the gate electrode of the peripheral circuit region is formed by simultaneously opening the memory cell region and the peripheral circuit region to etch the second conductive layer for the control gate, and then masking the peripheral circuit region and the active region for p + type substrate contact. The interlayer dielectric layer and the first conductive layer are etched to form a gate electrode of the memory cell, followed by ion implantation of n-type impurities to form an n + type source / drain region of the memory cell.
따라서, 종래 방법에 비해 별도의 마스크를 추가하지 않고 p+형 기판 콘택용 액티브 영역을 형성할 수 있으므로 NOR형 플래쉬 메모리 셀 영역에 벌크 바이어스를 원할히 잡을 수 있다.Therefore, compared to the conventional method, since the active region for p + type substrate contact can be formed without adding a separate mask, bulk bias can be smoothly caught in the NOR type flash memory cell region.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 의한 NOR형 플래쉬 메모리 셀의 평면도이고, 도 5a 및 도 5b는 각각 도 4의 H-H' 선 및 I-I' 선 (즉, 비트라인 방향)에 따른 메모리 셀의 단면도들이다.4 is a plan view of a NOR-type flash memory cell according to the present invention, and FIGS. 5A and 5B are cross-sectional views of memory cells taken along lines H-H 'and I-I' (ie, bit line directions) of FIG. 4, respectively.
도 4, 도 5a 및 도 5b를 참조하면, 본 발명의 NOR형 플래쉬 메모리 셀에 있어서, 필드 산화막(도시하지 않음)에 의해 액티브 영역과 필드 영역으로 구분되어진 p형 실리콘 기판(100)의 제1 영역에 플로팅 게이트(106)와 컨트롤 게이트(112)로 구성된 셀 트랜지스터를 갖는 메모리 셀 어레이 영역이 형성된다. 상기 플로팅 게이트(106)와 기판(100)의 사이에는 셀 트랜지스터의 게이트 절연막으로 사용되는 터널 산화막(도시하지 않음)이 형성되고, 상기 플로팅 게이트(106)와 컨트롤 게이트(112) 사이에는 층간 유전막(110)이 형성된다. 바람직하게는, 상기 층간 절연막(110)은 플로팅 게이트(106)와 컨트롤 게이트(112) 사이의 커플링 계수(coupling ratio)를 높이기 위하여 정전용량을 증가시킬 수 있는 ONO (oxide/nitride/oxide)막으로 형성한다. 상기 두 개의 게이트 양 측면의 기판 표면에는 깊은 접합 깊이를 갖는 n+형 소오스/드레인 영역(116)이 형성되며, 상기 n+형 소오스/드레인 영역(116)은 게이트에 충분히 중첩되어 있다. 또한, n+형으로 형성된 액티브 영역을 제외한 액티브 영역에는, 벌크 기판(100)에 바이어스를 원할히 잡을 수 있도록 p+형의 기판 콘택 영역(108)이 형성된다. 다수의 메모리 셀은 하나의 비트라인(도시하지 않음)에 병렬 연결되고 다수의 비트라인마다 하나의 벌크 라인(도시하지 않음)이 위치하며, 상기 벌크 라인은 p+형 기판 콘택 영역(108)을 통해 상기 p형 기판(100)에 연결된다. 상기 벌크 라인은 셀의 프로그램 및 판독 동작시에는 접지시키고 소거 동작시에는 접지 전압보다 높은 동작 전압을 인가한다.4, 5A, and 5B, in the NOR-type flash memory cell of the present invention, the first type of the p-type silicon substrate 100 is divided into an active region and a field region by a field oxide film (not shown). In the region, a memory cell array region having a cell transistor composed of a floating gate 106 and a control gate 112 is formed. A tunnel oxide film (not shown) used as a gate insulating film of a cell transistor is formed between the floating gate 106 and the substrate 100, and an interlayer dielectric layer is formed between the floating gate 106 and the control gate 112. 110 is formed. Preferably, the interlayer insulating film 110 is an ONO (oxide / nitride / oxide) film capable of increasing capacitance in order to increase a coupling ratio between the floating gate 106 and the control gate 112. To form. An n + type source / drain region 116 having a deep junction depth is formed on the substrate surface on both sides of the two gates, and the n + type source / drain region 116 is sufficiently overlapped with the gate. In addition, in the active region other than the active region formed of the n + type, the p + type substrate contact region 108 is formed in the bulk substrate 100 so as to smoothly hold the bias. The plurality of memory cells are connected in parallel to one bit line (not shown), and one bulk line (not shown) is positioned for each of the plurality of bit lines, and the bulk line defines the p + type substrate contact region 108. It is connected to the p-type substrate 100 through. The bulk line is grounded during the program and read operations of the cell and applies an operating voltage higher than the ground voltage during the erase operation.
또한, 도시하지는 않았으나, 상기 기판(100)의 제2 영역에는, 상기 컨트롤 게이트(112)용 도전층의 단일 게이트 전극으로 구성된 MOS 트랜지스터를 갖는 주변회로 영역이 형성된다.Although not shown, a peripheral circuit region having a MOS transistor composed of a single gate electrode of the conductive layer for the control gate 112 is formed in the second region of the substrate 100.
이하, 상술한 구조를 갖는 본 발명에 따른 NOR형 플래쉬 메모리 셀의 제조 방법을 첨부한 도면을 참조하여 설명하고자 한다.Hereinafter, a method of manufacturing a NOR flash memory cell according to the present invention having the above-described structure will be described with reference to the accompanying drawings.
도 6a 내지 도 12b는 본 발명에 의한 NOR형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 평면도 및 수직 단면도들이다.6A through 12B are plan and vertical cross-sectional views illustrating a method of manufacturing a NOR flash memory cell according to the present invention.
도 6a는 필드 산화막(102)을 형성하는 단계를 도시한 평면도이고, 도 6b는 상기 도 6a의 E-E'선에 따른 수직 단면도이다. p형의 반도체 기판(100)의 상부에 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon, LOCOS) 공정 또는 개량된 LOCOS 공정을 수행하여 필드 산화막(102)을 형성함으로써, 상기 기판(100)에 다수의 액티브 영역을 형성한다. 이때, 상기 필드 산화막(102)을 형성하기 전에 소자분리 특성을 강화시키기 위하여 필드 산화막이 형성되어질 기판 표면에 채널 스토퍼(channel stopper)용 불순물을 이온주입하는 단계를 더 실시할 수 있다. 도 6a에서, 참조 부호 101은 후속 공정에서 p+형으로 형성될 액티브 영역을 나타낸다.6A is a plan view illustrating a step of forming a field oxide film 102, and FIG. 6B is a vertical cross-sectional view taken along the line E-E 'of FIG. 6A. The field oxide film 102 is formed on the p-type semiconductor substrate 100 by performing a conventional device isolation process such as a local oxidation of silicon (LOCOS) process or an improved LOCOS process. A plurality of active regions are formed in 100). In this case, before the field oxide film 102 is formed, an ion implantation of a channel stopper impurity may be further performed on the surface of the substrate on which the field oxide film is to be formed in order to enhance device isolation characteristics. In Fig. 6A, reference numeral 101 denotes an active region to be formed of p + type in a subsequent process.
도 7a는 제1 도전층(106)을 형성하는 단계를 도시한 평면도이고, 도 7b는 상기 도 7a의 E-E'선에 따른 수직 단면도이다. 상기와 같이 필드 산화막(102)을 형성한 후, 기판(100)의 표면에 약 100Å 두께의 게이트 산화막 (또는 터널 산화막이라 한다)(도시하지 않음)을 열산화 방법으로 성장시킨다. 이어서, 상기 게이트 산화막의 상부에 플로팅 게이트로 사용될 제1 도전층(106), 예컨대 제1 폴리실리콘층을 증착하고 POCl3을 침적하여 상기 제1 폴리실리콘층(106)을 n+형으로 도핑시킨다. 상기한 공정의 결과로 각각의 액티브 영역들이 상기 제1 도전층(106)에 의해 서로 연결되어지므로, 주변회로 영역의 전면 및 메모리 셀 어레이의 일부분을 마스킹한 후 각각의 액티브 영역을 분리하기 위하여 필드 산화막(102) 상부의 제1 도전층(106)을 식각해 낸다. 이때, 메모리 셀 어레이 내에 기판 바이어스를 잡기 위한 p+형 콘택이 형성되어질 액티브 영역(도 6a의 참조 부호 101)에 존재하는 제1 도전층(106)을 식각한다.FIG. 7A is a plan view illustrating a step of forming the first conductive layer 106, and FIG. 7B is a vertical cross-sectional view taken along line EE ′ of FIG. 7A. After the field oxide film 102 is formed as described above, a gate oxide film (or tunnel oxide film) (not shown) having a thickness of about 100 GPa is grown on the surface of the substrate 100 by a thermal oxidation method. Subsequently, a first conductive layer 106 to be used as a floating gate, for example, a first polysilicon layer is deposited on the gate oxide layer, and POCl 3 is deposited to dope the first polysilicon layer 106 to n + type. . As a result of the above process, the respective active regions are connected to each other by the first conductive layer 106, so that the front surface of the peripheral circuit region and a portion of the memory cell array are masked to separate the active regions. The first conductive layer 106 on the oxide film 102 is etched away. At this time, the first conductive layer 106 existing in the active region (reference numeral 101 of FIG. 6A) to be formed with a p + type contact for forming a substrate bias in the memory cell array is etched.
이어서, 상기 제1 도전층(106)의 식각에 의해 노출된 액티브 영역에 p형 불순물(107), 예컨대 보론(B)을 이온주입함으로써, 상기 액티브 영역(101)에 자기정렬되는 p+형의 기판 콘택 영역(108)을 형성한다. 이때, 메모리 셀 어레이의 n+형으로 형성될 액티브 영역은 그 위에 존재하는 제1 도전층(106)이 상기 p형 불순물(107)의 이온주입에 대한 마스크 역할을 한다. 또한, 주변회로 영역도 마스킹되어 있는 상태이므로 상기 p형 불순물(107)이 이온주입되지 않는다.Subsequently, p-type impurities 107 such as boron (B) are ion-implanted into the active regions exposed by etching of the first conductive layer 106, thereby forming a p + type self-aligned layer in the active region 101. Substrate contact region 108 is formed. In this case, in the active region to be formed as n + of the memory cell array, the first conductive layer 106 thereon serves as a mask for ion implantation of the p-type impurity 107. In addition, since the peripheral circuit region is also masked, the p-type impurity 107 is not ion implanted.
도 8a는 층간 유전막(110)을 형성하는 단계를 도시한 평면도이고, 도 8b는 상기 도 8a의 E-E'선에 따른 수직 단면도이다. 상기와 같이 p+형 기판 콘택 영역(108)을 형성한 후, 결과물의 전면에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위한 층간 유전막(110)을 형성한다. 바람직하게는, 상기 제1 도전층(106)의 상부에 열산화 공정으로 제1 산화막을 성장시킨 후, 그 위에 질화막을 증착하고 다시 열산화 공정으로 제2 산화막을 성장시킴으로써, ONO막으로 이루어진 층간 유전막(110)을 형성한다.FIG. 8A is a plan view illustrating a step of forming the interlayer dielectric film 110, and FIG. 8B is a vertical cross-sectional view taken along the line EE ′ of FIG. 8A. After the p + type substrate contact region 108 is formed as described above, an interlayer dielectric layer 110 is formed on the entire surface of the resultant to insulate the floating gate and the control gate. Preferably, after the first oxide film is grown on the first conductive layer 106 by a thermal oxidation process, a nitride film is deposited thereon, and the second oxide film is grown by the thermal oxidation process, thereby forming an interlayer of an ONO film. The dielectric film 110 is formed.
도 9a는 제2 도전층(112) 및 마스크층(114)을 형성하는 단계를 도시한 평면도이고, 도 9b는 상기 도 9a의 E-E'선에 따른 수직 단면도이다. 상기와 같이 층간 유전막(110)을 형성한 후, 그 상부에 컨트롤 게이트로 사용될 제2 도전층(112), 예컨대 제2 폴리실리콘층을 증착하고 POCl3침적에 의해 상기 제2 폴리실리콘층을 n+형으로 도핑시킨다. 또는 상기 제2 도전층(112)은 그 비저항 값을 낮추기 위하여 n+형으로 도핑된 폴리실리콘층의 상부에 텅스텐 실리사이드(WSix)층이 적층된 폴리사이드 구조로 형성할 수 있다.FIG. 9A is a plan view illustrating a step of forming the second conductive layer 112 and the mask layer 114, and FIG. 9B is a vertical cross-sectional view taken along the line E-E 'of FIG. 9A. After forming the interlayer dielectric film 110 as described above, a second conductive layer 112 to be used as a control gate, for example, a second polysilicon layer is deposited thereon, and the second polysilicon layer is deposited by POCl 3 deposition. Doping with + type. Alternatively, the second conductive layer 112 may be formed in a polyside structure in which a tungsten silicide (WSix) layer is stacked on the n + type polysilicon layer in order to lower the specific resistance value.
이어서, 상기 제2 도전층(112)의 상부에 워드라인 형성시 마스크 역할을 하는 절연층, 예컨대 산화막을 증착하여 마스크층(114)을 형성한다.Subsequently, an insulating layer, for example, an oxide layer, which serves as a mask when forming a word line, is deposited on the second conductive layer 112 to form a mask layer 114.
도 10a는 워드라인 및 주변회로 트랜지스터의 게이트 전극을 형성하는 단계를 도시한 평면도이고, 도 10b 및 도 10c는 각각 상기 도 10a의 F-F'선 및 G-G'선 (즉, 워드라인 방향)에 따른 수직 단면도들이다. 상기와 같이 마스크층(114)을 형성한 후, 사진 공정으로 셀 어레이 영역과 주변회로 영역의 게이트 전극 형성 부위를 모두 오픈시키는 포토레지스트 패턴(도시하지 않음)을 상기 마스크층(114)의 상부에 형성한다. 이어서, 셀 어레이 영역 및 주변회로 영역의 노출된 마스크층(114) 및 제2 도전층(112)을 차례로 식각함으로써, 메모리 셀 어레이에는 상기 제2 도전층(112)으로 이루어진 워드라인을 형성함과 동시에 주변회로 영역에는 상기 제2 도전층(112)으로 이루어진 MOS 트랜지스터의 게이트 전극을 형성한다.FIG. 10A is a plan view illustrating a gate electrode of a word line and a peripheral circuit transistor, and FIGS. 10B and 10C are lines F-F 'and G-G' of FIG. 10A (ie, word line directions). Vertical sections according to After forming the mask layer 114 as described above, a photoresist pattern (not shown) for opening both the gate electrode forming portions of the cell array region and the peripheral circuit region by a photolithography process is formed on the mask layer 114. Form. Subsequently, the exposed mask layer 114 and the second conductive layer 112 of the cell array region and the peripheral circuit region are sequentially etched to form a word line formed of the second conductive layer 112 in the memory cell array. At the same time, the gate electrode of the MOS transistor including the second conductive layer 112 is formed in the peripheral circuit region.
종래 방법에서는 셀 어레이 영역의 워드라인과 주변회로 영역의 게이트 전극을 형성하기 위하여 먼저 셀 어레이 영역만을 오픈하여 제2 도전층, 층간 유전막 및 제1 도전층을 식각한 후, 주변회로 영역만을 오픈하여 제2 도전층을 식각하였다. 이에 반하여, 본 발명에서는 셀 어레이 영역과 주변회로 영역을 동시에 오픈하여 제2 도전층(112)을 식각한다.In the conventional method, first, only the cell array region is opened to etch the second conductive layer, the interlayer dielectric layer, and the first conductive layer to form the word line of the cell array region and the gate electrode of the peripheral circuit region, and then only the peripheral circuit region is opened. The second conductive layer was etched. On the contrary, in the present invention, the second conductive layer 112 is etched by simultaneously opening the cell array region and the peripheral circuit region.
도 11a는 셀 어레이 영역의 게이트 전극을 형성하는 단계를 도시한 평면도이고, 도 11b 및 도 11c는 각각 상기 도 11a의 F-F'선 및 G-G'선에 따른 수직 단면도들이다. 상기와 같이 주변회로 영역의 게이트 전극을 형성한 후, 상기 포토레지스트 패턴을 제거한다. 이어서, 주변회로 영역의 전면 및 셀 어레이 영역의 p+형 기판 콘택 영역(108)을 마스킹하는 포토레지스트 패턴(120)을 형성한 후, 노출된 층간 유전막(110) 및 제1 도전층(106)을 차례로 식각함으로써 플로팅 게이트(106)와 컨트롤 게이트(112)로 구성된 메모리 셀의 스택형 게이트 전극을 형성한다.11A is a plan view illustrating a step of forming a gate electrode in a cell array region, and FIGS. 11B and 11C are vertical cross-sectional views taken along lines F-F ′ and G-G ′ of FIG. 11A, respectively. After forming the gate electrode of the peripheral circuit region as described above, the photoresist pattern is removed. Subsequently, after forming the photoresist pattern 120 masking the p + type substrate contact region 108 in the front surface of the peripheral circuit region and the cell array region, the exposed interlayer dielectric layer 110 and the first conductive layer 106 are formed. Are sequentially etched to form a stacked gate electrode of a memory cell composed of a floating gate 106 and a control gate 112.
계속해서, 상기 포토레지스트 패턴(120)을 이온주입 마스크로 사용하여 고농도의 n형 불순물을 이온주입함으로써 상기 p+형 기판 콘택 영역(108)을 제외한 액티브 영역에 메모리 셀의 n+형 소오스/드레인 영역(116)을 형성한다.Subsequently, by implanting a high concentration of n-type impurities using the photoresist pattern 120 as an ion implantation mask, n + -type source / drain of the memory cell in the active region excluding the p + -type substrate contact region 108. Area 116 is formed.
도 12a는 열처리 공정을 실시하는 단계를 도시한 평면도이고, 도 12b 및 도 12c는 각각 상기 도 12a의 H-H'선 및 I-I'선 (즉, 비트라인 방향)에 따른 수직 단면도들이다. 상기와 같이 n+형 소오스/드레인 영역(116)을 형성한 후, 상기 n+형 소오스/드레인 영역(116)의 측면 확산을 위한 열처리 공정을 수행함으로써 상기 n+형 소오스/드레인 영역(116)을 메모리 셀의 게이트 전극에 충분히 오버랩시킨다. 일반적으로, NOR형 플래쉬 메모리 셀은 NAND형 플래쉬 메모리 셀에 비해 집적도 보다는 속도에 주안점을 두어 채널 열전자(channel hot electron, CHE) 주입 방식의 프로그램 동작을 수행하기 때문에, 프로그램 효율을 증가시키기 위하여 메모리 셀의 n+형 소오스/드레인 영역(116)을 게이트 전극에 충분히 오버랩시켜야 한다. 따라서, 이를 위하여 메모리 셀의 n+형 소오스/드레인 영역(116)을 형성한 후, 게이트 오버랩을 위한 열처리 공정을 반드시 수행하여야 한다.12A is a plan view illustrating a step of performing a heat treatment process, and FIGS. 12B and 12C are vertical cross-sectional views taken along lines H-H 'and I-I' (ie, bit line directions) of FIG. 12A, respectively. After the n + type source / drain region 116 is formed as described above, the n + type source / drain region 116 is performed by performing a heat treatment process for lateral diffusion of the n + type source / drain region 116. Is sufficiently overlapped with the gate electrode of the memory cell. In general, a NOR flash memory cell performs a channel hot electron (CHE) injection program with a focus on speed rather than density compared to a NAND flash memory cell, and thus increases memory efficiency. The n + -type source / drain regions 116 must be sufficiently overlapped with the gate electrode. Therefore, after forming the n + type source / drain regions 116 of the memory cell, a heat treatment process for gate overlap must be performed.
다음에, 도시하지는 않았으나, 사진 공정을 통해 주변회로 영역을 오픈시킨 후, 주변회로 트랜지스터의 게이트 전극을 이온주입 마스크로 이용하여 고농도의 p형 또는 n형 불순물을 이온주입함으로써 상기 주변회로 트랜지스터의 p+형 또는 n+형의 소오스/드레인 영역을 형성한다. 도 12b 및 도 12c에서, 참조 부호 113은 컨트롤 게이트(112)를 구성하는 텅스텐 실리사이드막을 나타낸다.Next, although not shown, the peripheral circuit region is opened through a photolithography process, and then a high concentration of p-type or n-type impurities are ion-implanted using the gate electrode of the peripheral circuit transistor as an ion implantation mask to thereby p + type or form a source / drain region of the n + type. In FIGS. 12B and 12C, reference numeral 113 denotes a tungsten silicide film constituting the control gate 112.
상술한 바와 같이 본 발명에 따른 NOR형 플래쉬 메모리 장치의 제조 방법에 의하면, 액티브 영역들을 분리하기 위하여 필드 영역 상부의 플로팅 게이트용 제1 도전층을 식각할 때 p+액티브 영역이 형성되어질 부위의 제1 도전층을 식각한 후, 노출된 기판 표면에 p형 불순물을 이온주입함으로써 p+형 기판 콘택용 액티브 영역을 형성한다. 또한, 메모리 셀 영역과 주변회로 영역을 동시에 오픈하여 컨트롤 게이트용 제2 도전층을 식각함으로써 주변회로 영역의 게이트 전극을 형성한 후, 주변회로 영역과 p+형 기판 콘택용 액티브 영역을 마스킹한 상태에서 층간 유전막 및 제1 도전층을 식각하여 메모리 셀의 게이트 전극을 형성하고 계속해서 n형의 불순물을 이온주입하여 메모리 셀의 n+형 소오스/드레인 영역을 형성한다.As described above, according to the method of manufacturing the NOR-type flash memory device according to the present invention, when etching the first conductive layer for floating gate on the field region to separate the active regions, p + active region is formed. After the first conductive layer is etched, p-type impurities are ion implanted into the exposed substrate surface to form active regions for p + -type substrate contacts. In addition, the gate electrode of the peripheral circuit region is formed by simultaneously opening the memory cell region and the peripheral circuit region to etch the second conductive layer for the control gate, and then masking the peripheral circuit region and the active region for p + type substrate contact. The interlayer dielectric layer and the first conductive layer are etched to form a gate electrode of the memory cell, followed by ion implantation of n-type impurities to form an n + type source / drain region of the memory cell.
따라서, 종래 방법에 비해 별도의 마스크를 추가하지 않고 p+형 기판 콘택용 액티브 영역을 형성할 수 있으므로 NOR형 플래쉬 메모리 셀 영역에 벌크 바이어스를 원할히 잡을 수 있다.Therefore, compared to the conventional method, since the active region for p + type substrate contact can be formed without adding a separate mask, bulk bias can be smoothly caught in the NOR type flash memory cell region.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (8)
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| KR1019970041865A KR100247225B1 (en) | 1997-08-28 | 1997-08-28 | Fabrication method of non-volatile memory device |
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|---|---|---|---|
| KR1019970041865A KR100247225B1 (en) | 1997-08-28 | 1997-08-28 | Fabrication method of non-volatile memory device |
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| KR19990018643A true KR19990018643A (en) | 1999-03-15 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824637B1 (en) * | 2007-06-26 | 2008-04-25 | 주식회사 동부하이텍 | Nor flash device and method for fabricating the device |
-
1997
- 1997-08-28 KR KR1019970041865A patent/KR100247225B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR100824637B1 (en) * | 2007-06-26 | 2008-04-25 | 주식회사 동부하이텍 | Nor flash device and method for fabricating the device |
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| KR100247225B1 (en) | 2000-03-15 |
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