KR19990016883A

KR19990016883A - 비동기전달모드통신방식에서 유토피아 레벨２를 유토피아 레벨１으로 변환하는 장치

Info

Publication number: KR19990016883A
Application number: KR1019970039598A
Authority: KR
Inventors: 최재호
Original assignee: 유기범; 대우통신 주식회사
Priority date: 1997-08-20
Filing date: 1997-08-20
Publication date: 1999-03-15
Also published as: KR100237467B1

Abstract

본 발명은 유토피아 레벨 2 인터페이스를 유토피아 레벨 1 인터페이스로 변환하는 장치에 관한 것이다.

이러한 본 발명은 유토피아 레벨2 인터페이스 디바이스로부터 입력된 데이터를 소정 클럭 지연시키기 위한 딜레이(820); 딜레이에 입력된 데이터중에서 워드단위의 ATM 셀 헤더에 포함된 가상경로식별자(VPI)를 래치하기 위한 VPI래치(830); VPI에 따른 포트 어드레스 데이터를 미리 저장하고 있다가 상기 VPI래치로부터 입력된 VPI에 대응하는 포트 어드레스를 제공하는 포트 어드레스 발생수단; 포트 어드레스 발생수단으로부터 입력된 포트 어드레스에 따라 상기 딜레이에 저장된 데이터를 분배하는 디멀티플랙서(850); 디멀티플랙서로부터 수신된 워드단위의 셀 데이터를 저장하는 워드FIFO(860a∼860d); 워드FIFO의 출력을 입력받아 바이트단위의 셀로 변환하는 워드-바이트변환기(870a∼870d); 워드-바이트 변환기로부터 입력된 바이트 셀 데이터를 저장하는 바이트FIFO(880a∼880d); 유토피아 레벨1 인터페이스 제어기(890); 및 유토피아 레벨2 인터페이스 제어기(810)를 포함한다.

따라서 본 발명은 물리계층이 유토피아 레벨 2이고 ATM계층이 유토피아 레벨1 이거나 물리계층이 유토피아 레벨 1이고 ATM계층이 유토피아 레벨2일 경우 레벨2를 레벨1으로 변환하여 레벨2와 레벨1의 디바이스를 쉽게 정합할 수 있다.

Description

비동기전달모드통신방식에서 유토피아 레벨２를 유토피아 레벨１으로 변환하는 장치(An apparatus for converting UTOPIA level 2 to UTOPIA level 1 in ATM)

본 발명은 비동기식 전달모드(ATM)통신에 있어서 ATM계층과 물리계층간을 정합하기 위한 유토피아(UTOPIA) 인터페이스장치에 관한 것으로, 특히 유토피아 레벨 2 인터페이스를 유토피아 레벨 1 인터페이스로 변환하는 장치에 관한 것이다.

최근들어, 멀티미디어분야의 비약적인 성장과 더불어 영상신호와 같이 광대역의 신호를 디지탈방식으로 전송하기 위한 통신망이 요구되면서 B-ISDN( Broadband- Integrated Services Digital Network)이 등장하게 되었다. 이러한 광대역 ISDN의 등장으로 사용자의 다양한 서비스 요구를 충족시킬 수 있게 되었으며 특히, 동화상 전송이 가능하게 되어 미래 정보화 사회의 꿈을 실현할 수 있는 기반이 되었다.

이러한 B-ISDN은 ATM 교환기술을 필요로 하는데, ATM은 셀(cell)이라는 고정길이(53 바이트)의 정보 블럭을 ATDM방식을 이용하여 정보를 전달하는 것이다. 이러한 ATM통신방식은 다음 표 1에서와 같이 계층적인 구조를 이루고, 각각의 계층별로 표준화된 기준을 가지고 있다.

계층	부계층	기능
상위계층	-	상위계층기능
ATM적응계층	수렴(CS)부계층	수렴기능
ATM적응계층	절단 및 재결합	절단기능 및 재결합기능
ATM계층	-	일반흐름제어 및 셀 헤더처리기능
물리계층	전송수렴(TC)	HEC신호발생 및 추출기능
물리계층	물리매체	비트시간정보기능

상기 표 1에서와 같이 ATM통신방식은 물리계층, ATM계층, ATM적응계층(AAL:ATM Adaptation Layer), 상위 프로토콜 계층과 같이 수직적인 구조로 구분되고, AAL계층은 절단 및 재결합 부계층(SAR: Segmentation And Reassembly sublayer)과 수렴(CS:Convergence Sublayer) 부계층으로 다시 구분되며, 물리계층은 물리매체(PM)와 전송수렴(TC:Transmission Convergence) 부계층으로 다시 구분된다.

또한, ATM통신방식에서 사용자의 서비스에 따라 즉, 소스의 특성에 따라 A∼D종으로 분류된다. A종 서비스는 실시간성, 항등비트율, 연결성의 서비스이고, B종 서비스는 실시간성, 가변비트율, 연결성의 서비스이고, C종 서비스는 비실시간성, 가변비트율, 비연결성의 서비스이고, D종 서비스는 비실시간성, 가변비트율, 비연결성 서비스이다. 이러한 서비스들의 대표적인 예를 들어보면 항등율 영상신호, 가변율 영상신호, 연결성 데이타전달, 비연결성 데이타전달등이 있다.

한편, 상기와 같은 서비스에 대응하는 AAL프로토콜은 다음 표 2와 같이 AAL1∼AAL5로 구분된다.

AAL 형태	대표적인 기능
AAL-1	항등비트율의 A종 서비스를 지원
AAL-2	실시간, 가변비트율의 B종서비스를 지원
AAL-3/4	가변비트율의 C 및 D종 서비스를 지원
AAL-5	AAL-3/4기능을 간소화하여 고속서비스를 지원

상기 표 2에 있어서와 같이, AAL계층은 서비스의 종류에 따라 해당 서비스를 효율적으로 처리해 주기 위하여 AAL1, AAL2, AAL3/4, AAL5와 같이 수평적으로 구분된다. 그리고, 각 AAL계층은 서비스 사용자로부터의 서비스데이타 유니트(U-SDU:User-Service Data Unit)를 투명하게 전달하고, 전송오류를 검출하며 정보의 식별 및 버퍼할당 기능을 수행하는 수렴부계층(CS)과 수렴부계층(CS)로부터 받은 가변길이의 데이타를 분할하여 ATM셀을 만들어 ATM계층으로 전달하고, ATM계층으로부터 ATM셀을 수신하여 재조립하여 수렴부계층 프로토콜 데이타단위(CS-PDU: CS-Protocol Data Unit)를 복구하는 절단 및 재결합 부계층(SAR)으로 다시 분할된다.

다른 한편, ATM통신장치는 다양한 전송매체를 사용할 수 있도록 융통성을 부여하기 위하여 ATM계층과 물리계층 사이에 표준적인 접속 프로토콜을 정해 놓고, 물리계층이 다양한 형태로 구현되더라도 이 프로토콜만 따르면 SAR 계층과 쉽게 접속할 수 있도록 하였다. 즉, UTOPIA(the Universal Test Operations PHY Interface for ATM)는 ATM계층과 물리계층을 접속하기 위하여 정한 표준 인터페이스 방식인데, 이러한 유토피아 인터페이스 표준을 정한 목적은 첫째, ATM계층과 물리계층간 공통적이고 표준화된 인터페이스를 규정함으로써 비용절감의 효과를 기대하고, 둘째 속도가 다른 ATM 및 물리계층 디바이스들간에 FIFO를 사용할 수 있게 하고, 셋째 스로틀 인터페이스 레이트(throttle interface rate)를 이용하는 ATM-물리 디바이스에서도 스트림모드를 지원하기 위함이며, 넷째 100Mbps로부터 155Mbps까지의 레이트를 8비트 데이터 패스의 공통 인터페이스로 지원하기 위함이다.

그런데 유토피아 인터페이스 표준이 응용에 따라 적합하게 선택 사용할 수 있도록 유토피아 레벨 1과 유토피아 레벨 2로 구분되어 있다. 즉, 유토피아 레벨 1은 기존의 유토피아방식으로서 8비트 데이터 전송을 기본으로 하고 있으며, 유토피아 레벨 2는 새롭게 등장한 표준으로서 16비트 데이터 전송을 기본으로 하고 있다.

따라서 유토피아 레벨 2을 사용하는 디바이스와 유토피아 레벨 1을 사용하는 디바이스에 접속하기 위해서는 유토피아 레벨 2를 유토피아 레벨 1으로 변환하기 위한 장치가 필요하다.

이에 본 발명은 상기와 같은 필요성을 충족시키기 위하여 안출된 것으로, 유토피아 레벨 2를 유토피아 레벨 1으로 변환하여 서로 다른 레벨의 유토피아 인터페이스디바이스를 접속할 수 있도록 하기 위한 유토피아 레벨 변환장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은, 하나의 유토피아 레벨2 인터페이스를 지원하는 디바이스를 n개의 유토피아 레벨1 인터페이스를 제공하는 디바이스와 정합하기 위한 ATM장치에 있어서, 상기 유토피아 레벨2 인터페이스 디바이스로부터 입력된 데이터를 소정 클럭 지연시키기 위한 딜레이; 상기 딜레이에 입력된 데이터중에서 워드단위의 ATM 셀 헤더에 포함된 가상경로식별자(VPI)를 래치하기 위한 VPI래치; VPI에 따른 포트 어드레스 데이터를 미리 저장하고 있다가 상기 VPI래치로부터 입력된 VPI에 대응하는 포트 어드레스를 제공하는 포트 어드레스 발생수단; 상기 포트 어드레스 발생수단으로부터 입력된 포트 어드레스에 따라 상기 딜레이에 저장된 데이터를 분배하는 디멀티플랙서; 상기 디멀티플랙서로부터 수신된 워드단위의 셀 데이터를 저장하는 워드FIFO; 상기 워드FIFO의 출력을 입력받아 바이트단위의 셀로 변환하는 워드-바이트변환기; 상기 워드-바이트 변환기로부터 입력된 바이트 셀 데이터를 저장하는 바이트FIFO; 상기 유토피아 레벨1 인터페이스 디바이스로부터 유토피아 레벨1 방식의 핸드세이크를 위한 수신인에이블(RxEnb*)신호를 각각 입력받고 상기 유토피아 레벨1 인터페이스 디바이스에 수신셀 어베일러블(RxClav)신호를 각각 제공하는 유토피아 레벨1 인터페이스 제어기; 및 상기 유토피아 레벨1 인터페이스 제어기와 연결되고, 유토피아 레벨2 인터페이스 디바이스로부터 유토피아 레벨2 방식의 핸드세이크를 위한 수신셀 어베일러블(RxClav)신호와 상기 유토피아 레벨2 인터페이스 디바이스에 수신인에이블(RxEnb*)신호를 제공하는 유토피아 레벨2 인터페이스 제어기를 포함하는 것을 특징으로 한다.

도 1은 유토피아 레벨 1의 송신시 신호 타이밍도,

도 2는 유토피아 레벨 1의 수신시 신호 타이밍도,

도 3은 유토피아 레벨 1에서의 ATM 셀의 구조,

도 4는 유토피아 레벨 2를 설명하기 위한 도면,

도 5는 본 발명에 따라 유토피아 레벨 2를 유토피아 레벨 1으로 변환하는 장치를 도시한 블록도,

도 6은 유토피아 레벨2 내부 수신신호의 타이밍도이다.

*도면의 주요부분에 대한 부호의 설명

801: 유토피아 레벨 2 인터페이스 디바이스

802a,802b,802c,802d: 유토피아 레벨 1 인터페이스 디바이스

810: 유토피아 레벨2 인터페이스 제어기 820: 딜레이

830: VPI래치 840: 듀얼포트 램

850: 디멀티플랙서 860a∼860d: 워드FIFO

870a∼870d: 워드-바이트 변환기 880a∼880d: 바이트FIFO

890: 유토피아 레벨1 인터페이스 제어기

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.

도 1은 유토피아 레벨 1의 송신시 신호 타이밍도이고, 도 2는 유토피아 레벨 1의 수신시 신호 타이밍도이며, 도 3은 유토피아 레벨 1에서의 ATM 셀의 구조를 도시한 도면이다.

유토피아 인터페이스에 있어서 ATM계층에서 물리계층으로의 데이터 흐름을 송신이라 하고, 물리계층으로부터 ATM계층으로의 데이터 흐름을 수신이라 한다. 그리고 모든 인터페이스 제어신호는 액티브 하이(active high)이고, 액티브 로우(active low)는 신호 뒤에 '*'를 표시하여 나타낸다. 그리고 유토피아 인터페이스에서 전송 및 동기는 옥텟(octet) 레벨에서의 전송 및 동기와 셀(cell) 레벨에서의 전송 및 동기로 구분된다.

옥텟(octet) 레벨에서 데이터 전송은 각각 독립된 송신 동기클럭과 수신 동기클럭을 사용하는데, 물리계층 디바이스는 ATM계층 디바이스로부터 송신 동기클럭(TxClk)과 수신 동기클럭(RxClk)을 받는다. 셀(cell) 레벨에서의 데이터 전송은 셀시작(SOC: Start Of Cell)신호를 이용하여 셀 동기를 확립하는데, 셀시작(SOC)신호는 ATM 셀의 첫번째 한 바이트에서만 어서트(assert: '하이')된다.

유토피아 레벨 1에서 레이트 매칭(rate matching)은 물리계층과 ATM계층간의 전송속도에 차이가 있을 경우 이를 해소하기 위한 것으로, 물리계층 디바이스는 레이트 매칭을 위해 선입선출버퍼(FIFO)를 사용한다. 이와 같이 FIFO를 사용하여 ATM계층과 물리계층의 전송속도를 조절하기 위해서 흐름제어신호(flow control signal)가 필요하다. 그리고 흐름제어를 위해서 송신시 ATM계층은 송신인에이블(TxEnab)신호를 어셔트/디어셔트(assert/deassert)하고, 물리계층은 송신풀/ 송신셀 어베일러블(TxFull*/TxClav)신호를 어셔트/디어셔트(assert/deassert)한다. 수신시에는 물리계층은 데이터 전송속도를 제어하기 위해 수신엠프티/수신셀 어베일러블(RxEmpty*/RxClav)신호를 어셔트/디어셔트한다. 이때, 송신풀(TxFull*) 신호와 수신 엠프티(RxEmpty*)신호는 옥텟 레벨 전송시 흐름제어 신호이고, 송신 셀어베일러블(TxClav)신호와 수신 셀어베일러블(RxClav)신호는 셀 레벨 전송시 흐름제어신호이다. 이때 송신풀(TxFull*)신호는 4바이트 이상을 라이트하면 물리버퍼가 오버플로우가 될 때 어셔트된다. 그리고 셀어베일러블신호가 어셔트되면 물리계층 FIFO에 충분한 공간이 있다는 것을 나타낸다.

그리고 인에이블(Tx/Rx Enab)신호와 데이터 흐름이 같은 방향(즉, 송신시)이면 데이터는 인에이블신호와 같은 사이클에서 전송되고, 인에이블신호와 데이터 흐름이 다른 방향이면 데이터는 인에이블신호의 다음 사이클에서 전송된다.

유토피아 레벨 1 인터페이스에서 송신 인터페이스에 사용되는 신호는 도 1에 도시된 바와 같이, TxData[7:0], TxSoc, TxEnb*, TxFull*/TxClav, TxClk이다. TxData[7:0]는 송신 데이터로서 8비트 폭이고, TxSoc는 송신셀시작신호로서 ATM 계층에 의해 송신 셀의 첫 바이트에서 어셔트된다. TxEnb*는 송신인에이블신호로서 ATM계층에서 셀 데이터 전송시 어셔트된다. TxFull*은 옥텟 레벨 전송에서 4바이트의 데이터만을 더 라이트할 수 있을 경우에 물리계층에서 어셔트되고, TxClav는 셀 레벨 전송에서 완전한 한 셀을 수용할 수 있을 때 물리계층이 어셔트한다. 그리고 TxClk는 데이터 전송과 신호의 동기를 위해 ATM계층에서 물리계층에 공급하는 송신클럭이다.

이러한 신호들에 의한 송신시 타이밍은 도 1에 도시된 바와 같다.

도 1을 참조하면, 송신 인터페이스는 ATM계층에 의해 제어된다. ATM계층은 물리계층에 송신클럭(TxClk)을 공급하고, 따라 물리계층이 레이트 매칭 버퍼 즉, FIFO를 사용할 수 있게 한다.

송신 인터페이스에서 데이터의 흐름은 송신인에이블신호(TxEnb*)와 같은 방향이다. ATM계층 송신블록은 송신클럭(TxClk)의 라이징 에지에서 신호와 데이터를 발생하고, 샘플링한다. 물리계층은 TxFull*/TxClav신호를 어셔트하므로써 셀을 받을 준비가 되었다는 것을 ATM계층에 알리고, ATM계층은 송신셀어베일러블신호(TxClav)가 하이이면 송신인에이블신호(TxEnb*)를 어셔트(즉, '로우')하는 동시에 송신 데이터(TxData)를 데이터 버스상에 구동한다.

옥텟 레벨 전송시 핸드세이크를 살펴 보면, TxFull*신호가 어셔트( 즉, 로우)될 때부터 TxFull*이 디어셔트(즉, 하이)된 후 4바이트의 데이터가 더 라이트될 때까지를 송신 윈도우라한다. 송신인에이블신호(TxEnb*)는 이 송신 윈도우 내에서만 어셔트 혹은 디어셔트될 수 있다.

셀 레벨 전송시 핸드세이크를 살펴보면, 물리계층은 완전한 한 셀의 전송을 수용할 수 있는 용량을 가지고 있어야 한다. 물리계층의 오버플로우를 방지하기 위해 물리계층은 다음 셀을 수용할 수 없을 때, 현재 셀의 전송이 끝나기 4 사이클 전에 송신셀 어베일러블신호(TxClav)를 디어셔트(즉,로우)해야 한다.

따라서 도 1을 참조하면, TxClav가 하이로 어셔트된 후 TxEnb*가 로우로 어셔트되어 53바이트의 ATM셀을 전송을 시작한다. 이때 셀의 첫 번째 바이트인 H1이 전송될 때 TxSoc가 하이가 되고, 이어 H2, H3, H4, H5, P1,...,P44, P45, P46, P47, P48이 전송된다. 다음에 전송될 셀을 물리계층이 수용할 수 없을 때, 현재 셀의 전송이 종료되기 4클럭 이전에 TxClav가 로우로 된다.

유토피아 인터페이스에서 수신 인터페이스에 사용되는 신호는 도 2에 도시된 바와 같이, RxData[7:0], RxSoc, RxEnb*, RxEmpty*/RxClav, RxClk이다. RxData[7:0]는 수신 데이터로서 8비트 폭이고, RxSoc는 수신셀시작신호로서 물리계층에 의해 수신 셀의 첫 바이트에서 어셔트된다. RxEnb*는 수신인에이블신호로서 ATM계층에서 셀 데이터 전송시 어셔트된다. RxEmpty*는 옥텟 레벨 전송에서 ATM계층으로 전송할 데이터가 없을 경우에 물리계층에 의해 어셔트되고, RxClav는 셀 레벨 전송에서 전송할 완전한 한 셀이 있을 경우에 물리계층에 의해 어셔트된다. 그리고 RxClk는 물리계층이 데이터를 전송하고 신호를 샘플링하는데 동기를 맞추기 위해 ATM 계층이 물리계층으로 공급하는 수신클럭이다.

이러한 신호들에 의한 수신시 타이밍은 도 2에 도시된 바와 같다. 수신 인터페이스는 ATM계층에 의해 제어된다. ATM계층은 물리계층에 수신클럭(RxClk)을 공급하고, 따라 물리계층이 레이트 매칭 버퍼 즉, FIFO를 사용할 수 있게 한다.

수신 인터페이스에서 데이터의 흐름은 수신인에이블신호(RxEnb)와 반대 방향이다. ATM계층 수신블록은 수신클럭(RxClk)의 라이징 에지에서 신호와 데이터를 발생하고, 샘플링한다. 물리계층은 RxFull*/RxClav신호를 어셔트하므로써 셀을 보낼 준비가 되었다는 것을 ATM계층에 알리고, ATM계층은 수신셀 어베일러블신호(RxClav)가 하이이면 수신 인에이블신호(RxEnb*)를 로우로 어셔트하므로써 수신 데이터(RxData)를 리드한다.

옥텟 레벨 전송시 핸드세이크를 살펴 보면, 물리계층은 RxEmpty*신호를 디어셔트하므로써 ATM계층으로 보낼 데이터가 있음을 알리고, ATM계층은 수신 인에이블신호(RxEnb*)를 어셔트하므로써 데이터를 받아들이겠다는 정보를 보낸다.

셀 레벨 전송시 핸드세이크를 살펴보면, 물리계층은 수신셀 어베일러블신호(RxClav)를 어셔트하므로써 ATM계층으로 전송할 완전한 한 셀이 있음을 알리고, 전송할 셀이 없으면 수신셀 어베일러블신호(RxClav)를 디어셔트한다. ATM계층은 수신셀 어베일러블신호(RxClav)가 어셔트되면 수신 인에이블신호(RxEnb*)를 어셔트하므로써 데이터를 받아들이겠다는 정보를 보낸다.

한편, 유토피아 레벨 1 인터페이스에 있어서 ATM 셀의 구조는 도 3에 도시된 바와 같이, 5바이트의 헤더(H:Header)구간과 48바이트의 사용자 정보구간으로 구분되고, 5 바이트의 헤더는 사용자망접면(UNI:User Network Interface)에서의 헤더 구조와 망노드접면(NNI:Network Node Interface)에서의 헤더구조로 구분되며, 사용자망접면(UNI)에서의 헤더구조는 제1 바이트가 4비트의 일반흐름제어(GFC:Generic Flow Control)와 4비트의 가상경로 식별번호(VPI:Virtual Path Identifier)로 이루어지고, 제2 바이트가 4비트의 가상경로 식별번호(VPI)와 4비트의 가상채널 식별번호(VCI:Virtual Channel Identifier)로 이루어지며, 제3 바이트는 8비트의 가상채널 식별번호(VCI)로 이루어지고, 제4 바이트는 4비트의 가상채널 식별번호(VCI)와 3비트의 유료부하형태(PT:Payload Type)와 1비트의 셀포기순위(CLP:Cell Loss Priority)로 이루어지며, 제5 바이트는 8비트의 헤더오류제어(HEC:Header Error Control)로 이루어진다.

도 4는 유토피아 레벨 2 인터페이스를 설명하기 위한 도면으로서, (가)는 유토피아 레벨 2에서 하나의 ATM계층에 다수의 물리계층이 연결될 수 있는 것을 도시한 도면이고, (나)는 유토피아 레벨 2에서의 ATM 셀의 구조를 도시한 도면이다.

유토피아 레벨 2 인터페이스는 기본적으로 유토피아 레벨 1 인터페이스와 동일한 규약을 따르나 첫째, 33MHz의 속도에서 50MHz까지 스피드업이 가능하고 둘째, 50MHz 속도로 622Mbps 운영시에는 16비트 병렬 데이터 패스로 확장할 수 있고 셋째, 멀티-물리계층 운영이 가능하도록 정의되었다. 즉, 유토피아 레벨 2 인터페이스에서는 도 4의 (가)에 도시된 바와 같이, 다수의 물리계층(42a∼42n)이 하나의 ATM계층(44)에 연결될 수 있다.

이러한 유토피아 레벨 2 인터페이스에서 수신시에는 RxAdd[4:0]가 추가되는데, RxAdd[4:0]는 RxData[15:0]으로부터 VPI/VCI를 추출하여 해당하는 라우팅 포트를 결정하여 해당 라우팅 포트의 어드레스를 생성한다. 송신시에는 TxAdd[4:0]가 추가되는데, TxAdd[4:0]는 n개의 송신 포트에 수신하고자 하는 포트의 어드레스를 생성하여 준다.

그리고 유토피아 레벨1 인터페이스에서의 ATM 셀의 구조는 도 3에 도시된 바와 같이 8비트 x 53으로 구성되나 유토피아 레벨 2 인터페이스에서 ATM 셀은 도 4의 (나)에 도시된 바와 같이 16비트 x 27로 구성된다. 도 4의 (나)를 참조하면, 셀의 첫 번째 워드에 Header1, Header2가 있고, 두 번째 워드에 Heade3, Header4가 위치하며, 세 번째 워드에 UDF1, UDF2가 있다. 이어 네 번째 워드부터 27번째 워드까지 유료부하(Payload1∼48)가 위치한다.

도 5는 본 발명에 따라 유토피아 레벨 2를 유토피아 레벨 1으로 변환하는 장치를 도시한 블록도이고, 도 6은 도 5에 도시된 변환장치의 신호 타이밍도이다. 도 5에서는 하나의 유토피아 레벨2 인터페이스디바이스에 4개의 유토피아 레벨1 인터페이스 디바이스를 연결하며, 본 발명의 실시예에서 유토피아 레벨1 인터페이스 디바이스는 ATM계층을 포함하는 SAR칩세트이고 유토피아 레벨2 인터페이스 디바이스는 고속의 물리계층 칩세트이다. 따라서 도 5는 물리계층으로부터 ATM계층으로의 전송 즉, 수신시 구성을 도시한 것이다.

본 발명에 따라 유토피아 레벨 2 인터페이스를 유토피아 레벨 1 인터페이스로 변환하는 장치(800)는 도 5에 도시된 바와 같이, 유토피아 레벨2 인터페이스를 제공하는 디바이스(801)와 유토피아 레벨 1 인터페이스를 제공하는 디바이스(802a∼802d) 사이에 위치하여 유토피아 레벨 2 인터페이스를 유토피아 레벨 1 인터페이스로 변환하여 준다.

도 5를 참조하면, 유토피아 레벨 변환장치(800)는 유토피아 레벨 2 인터페이스 제어기(810), 딜레이(820), VPI래치(830), 듀얼포트 램(840), 디멀티플랙서(850), 제1 내지 제4 워드FIFO(860a∼860d), 제1 내지 제4 워드-바이트 변환기(870a∼870d), 제1 내지 제4 바이트FIFO(880a∼880d), 유토피아 레벨1 인터페이스 제어기(890)로 구성된다.

물리계층을 구현하는 UTOPIA 레벨2 인터페이스 디바이스(801)는 유토피아 레벨2 인터페이스 제어기(810)에 RxClav신호를 제공하고, 유토피아 레벨2 인터페이스 제어기(810)로부터 RxEnb*신호를 입력받으며, 수신된 워드단위의 데이터를 딜레이(820)에 제공한다. 이때 수신셀 시작신호(RxSOC)는 수신데이터와 동일한 경로를 통해 전달될 수 있다.

딜레이(820)는 워드단위의 데이터를 일시 저장하는 래지스터로서, 도 4의 (나)에 도시된 바와 같은 워드단위의 ATM 셀 데이터를 한 클럭 지연시킨다.

가상경로식별자(VPI) 래치(830)는 딜레이(820)에 입력된 27워드의 ATM 셀에서 첫 워드의 수신데이터를 입력받아 VPI를 추출한다. 즉, 도 4의 (나)에 도시된 바와 같이 첫 번째 워드에는 헤더1과 헤더2가 있는데, 헤더1 및 헤더2는 도 3에 도시된 바와 같이 첫 번째 바이트의 4비트와 두 번째 바이트의 4비트가 VPI이므로 워드 데이터중 비트 11 내지 비트 4(RxD[11..4])를 추출하여 VPI를 구한다.

듀얼포트 램(840)은 VPI래치(830)로부터 입력되는 8비트 VPI값(RA[7:0])의 값을 어드레스로 입력받아 해당 포트를 선택하기 위한 포트 어드레스 데이터( RxAddr[7..0])를 디멀티플랙서(850)로 출력한다. 이때 듀얼포트 램(840)에는 도시되지 않은 시스템 제어기로부터 VPI에 대응하는 포트 어드레스 데이터를 데이터 버스(D[7..0])를 통해 입력받아 어드레스(A[7..0])가 지정하는 위치에 미리 저장하고 있다가 VPI래치(830)로부터 입력된 VPI가 지정하는 어드레스(RA[7..0])의 데이터(RxAddr[7..0])를 포트어드레스로서 디멀티플랙서(850)에 제공하도록 되어 있다.

디멀티플랙서(850)는 듀얼포트 램(840)에서 받은 데이터를 분석하여 딜레이(820)로부터 입력된 워드단위의 ATM 셀을 분배하기 위한 포트를 결정하고, 이에 따라 입력된 데이터를 해당 포트의 워드FIFO(860a∼860d)로 전송하여 역다중화한다. 본 발명의 실시예에서와 같이 4개의 포트로 분배될 경우에 VPI에 따라 4개의 식별 가능한 어드레스가 듀얼포트 램(840)에서 디멀티플랙서(850)로 전달되고, 디멀티플랙서(850)는 이에 따라 딜레이(820)를 통해 지연 입력되는 셀 데이터를 해당 워드FIFO(860a∼860d)로 출력한다.

즉, 래치된 VPI에 의해 첫 번째 디바이스 포트가 선택될 경우에 수신된 27워드의 ATM셀은 제1 워드FIFO((860a)와, 제1 워드-바이트 변환기(870a), 제1 바이트FIFO(880a)를 거쳐 제1 유토피아 레벨1 인터페이스 디바이스(802a)로 전달되고, 래치된 VPI에 의해 두 번째 디바이스 포트가 선택될 경우에 수신된 27워드의 ATM 셀은 제2 워드FIFO(860b)와, 제2 워드-바이트 변환기(870b), 제2 바이트FIFO(880b)를 거쳐 제2 유토피아 레벨1 인터페이스 디바이스(802b)로 전달된다. 마찬가지로 제3 내지 제4 디바이스 포트가 선택되면 수신된 ATM 셀이 해당 디바이스로 전달되게 된다.

도 5를 참조하면, 4개의 워드FIFO(860a∼860d)는 디멀티플랙서(850)로부터 수신된 워드단위의 ATM 셀을 각각 받아들였다가 저장하고, 4개의 워드-바이트 변환기(870a∼870d)는 워드FIFO(860a∼860d)로부터 16비트폭의 ATM 셀을 입력받아 8비트폭의 ATM 셀로 각각 전환한다.

4개의 바이트FIFO(880a∼880d)는 해당 워드-바이트 변환기(870a∼870d)로부터 받은 8비트폭의 ATM 셀을 저장하여 두었다가 유토피아 레벨 1인터페이스 제어기(890)의 제어신호에 의해 해당 유토피아 레벨1 인터페이스 디바이스(802a∼802d)로 전송하게 한다.

한편, 유토피아 레벨2 인터페이스 디바이스와 레벨 변환장치는 도 2에 도시된 바와 같이, 수신클럭(RxClk), 수신셀 어베일러블(RxClav), 수신인에이블(RxEnb*), 수신데이터(RxData), 수신셀시작신호(RxSOC)에 의해 정합된다.

도 6은 레벨 변환장치의 내부에서 일어나는 타이밍도이고, 이 타이밍도는 UTOPIA 레벨2의 스펙을 따른다. 그리고 유토피아 레벨 1 인터페이스 제어기는 유토피아 레벨2 인터페이스 제어기와 연결되며, 4개의 유토피아 레벨1 인터페이스 디바이스에 RxClav 신호를 각각 제공하고 각 디바이스들로부터 RxEnb*신호를 입력받는다.

이상에서 살펴본 바와 같이, 본 발명은 물리계층과 ATM 계층이 서로 다른 레벨의 유토피아 인터페이스를 지원할 경우에 양 레벨을 서로 변환하여 용이하게 인터페이스할 수 있다. 즉, 물리계층이 유토피아 레벨 2이고 ATM계층이 유토피아 레벨1 이거나 물리계층이 유토피아 레벨 1이고 ATM계층이 유토피아 레벨2일 경우 레벨2를 레벨1으로 변환하여 레벨2와 레벨1의 디바이스를 쉽게 정합할 수 있다.

Claims

하나의 유토피아 레벨2 인터페이스를 지원하는 디바이스를 n개의 유토피아 레벨1 인터페이스를 제공하는 디바이스와 정합하기 위한 ATM장치에 있어서,

상기 유토피아 레벨2 인터페이스 디바이스로부터 입력된 데이터를 소정 클럭 지연시키기 위한 딜레이(820);

상기 딜레이에 입력된 데이터중에서 워드단위의 ATM 셀 헤더에 포함된 가상경로식별자(VPI)를 래치하기 위한 VPI래치(830);

VPI에 따른 포트 어드레스 데이터를 미리 저장하고 있다가 상기 VPI래치로부터 입력된 VPI에 대응하는 포트 어드레스를 제공하는 포트 어드레스 발생수단;

상기 포트 어드레스 발생수단으로부터 입력된 포트 어드레스에 따라 상기 딜레이에 저장된 데이터를 분배하는 디멀티플랙서(850);

상기 디멀티플랙서로부터 수신된 워드단위의 셀 데이터를 저장하는 워드FIFO(860a∼860d);

상기 워드FIFO의 출력을 입력받아 바이트단위의 셀로 변환하는 워드-바이트변환기(870a∼870d);

상기 워드-바이트 변환기로부터 입력된 바이트 셀 데이터를 저장하는 바이트FIFO(880a∼880d);

상기 유토피아 레벨1 인터페이스 디바이스로부터 유토피아 레벨1 방식의 핸드세이크를 위한 수신인에이블(RxEnb*)신호를 각각 입력받고 상기 유토피아 레벨1 인터페이스 디바이스에 수신셀 어베일러블(RxClav)신호를 각각 제공하는 유토피아 레벨1 인터페이스 제어기(890); 및

상기 유토피아 레벨1 인터페이스 제어기와 연결되고, 유토피아 레벨2 인터페이스 디바이스로부터 유토피아 레벨2 방식의 핸드세이크를 위한 수신셀 어베일러블(RxClav)신호를 입력받고, 상기 유토피아 레벨2 인터페이스 디바이스에 수신인에이블(RxEnb*)신호를 제공하는 유토피아 레벨2 인터페이스 제어기(810)를 포함하는 것을 특징으로 하는 ATM통신방식에서 유토피아 레벨2를 유토피아 레벨1으로 변환하는 장치.
제1항에 있어서, 상기 포트어드레스 발생수단이 듀얼포트 램(840)으로 이루어지는 것을 특징으로 하는 ATM통신방식에서 유토피아 레벨2를 유토피아 레벨1으로 변환하는 장치.
제1항에 있어서, 상기 유토피아 레벨1 인터페이스 디바이스가 ATM계층을 포함하는 SAR 계층 칩세트로 구현되고, 상기 유토피아 레벨2 인터페이스 디바이스가 물리계층 칩세트로 구현되어 4개의 155Mbps SAR계층 디바이스를 하나의 622Mbps 물리계층 디바이스를 통해 전송할 수 있는 것을 특징으로 하는 ATM통신방식에서 유토피아 레벨2를 유토피아 레벨1으로 변환하는 장치.
제1항에 있어서, 상기 유토피아 레벨2를 유토피아 레벨1으로 변환하는 장치는 수신셀시작신호가 데이터 버스와 동일한 경로를 통해 전달되는 것을 특징으로 하는 ATM통신방식에서 유토피아 레벨2을 유토피아 레벨1으로 변환하는 장치.