KR19990016223A - Capacitor of Semiconductor Device Using Hemispherical Grain Silicon Film and Manufacturing Method Thereof - Google Patents
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Abstract
반구형 그레인 실리콘막(HemiSpherical Grained Silicon layer)을 이용하는 반도체 장치의 커패시터(capacitor) 및 그 제조 방법을 개시한다. 본 발명은 반도체 기판 상에 제1도전막 패턴을 형성한다. 이후에, 제1도전막 패턴 표면에 불순물이 도핑(doping)된 반구형 그레인 실리콘막을 형성하여, 제1도전막 패턴 및 반구형 그레인 실리콘막으로 구비된 하부 전극을 형성한다. 다음에, 하부 전극의 표면에 반구형 그레인 실리콘막 보다 높은 농도로 불순물이 도핑된 제2도전막을 선택적으로 형성한다. 이때, 제2도전막은 SiH2Cl2가스, HCl 가스 및 H2가스를 소오스 가스(source gas)로 이용하는 에피택셜 성장(epitaxial growth) 방법으로 실리콘막을 성장시켜 형성된다. 또한, 소오스 가스에 PH3가스를 더 포함시켜, 형성되는 실리콘막에 불순물 인을 대략 1E19/㏄ 내지 1E20/㏄의 농도로 도핑시킨다. 이후에, 제2도전막 상에 유전막 및 상부 전극을 순차적으로 형성한다.Disclosed are a capacitor of a semiconductor device using a hemispherical grained silicon layer and a method of manufacturing the same. The present invention forms a first conductive film pattern on a semiconductor substrate. Thereafter, a hemispherical grain silicon film doped with impurities is formed on the surface of the first conductive film pattern to form a lower electrode formed of the first conductive film pattern and the hemispherical grain silicon film. Next, a second conductive film doped with impurities at a higher concentration than the hemispherical grain silicon film is selectively formed on the surface of the lower electrode. In this case, the second conductive film is formed by growing a silicon film by an epitaxial growth method using SiH 2 Cl 2 gas, HCl gas, and H 2 gas as a source gas. Further, PH 3 gas is further included in the source gas, and the silicon film formed is doped with impurity phosphorus at a concentration of approximately 1E19 / kV to 1E20 / kV. Thereafter, the dielectric film and the upper electrode are sequentially formed on the second conductive film.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반구형 그레인 실리콘막(HemiSpherical Grained Silicon layer; 이하 HSG-Si막이라 한다)을 이용하는 반도체 장치의 커패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a capacitor and a method for manufacturing the semiconductor device using a hemispherical grained silicon layer (hereinafter referred to as HSG-Si film).
반도체 장치, 예컨대 DRAM 장치 및 병합된 DRAM 로직 장치(merged DRAM logic device)의 고집적화가 요구됨에 따라, 셀 커패시터(cell capacitor)가 차지하는 면적이 점점 감소하고 있다. 이에 따라, 셀 커패시턴스(cell capacitance)가 감소하여 저전압에서의 셀 동작이 저하되고, 소프트 에러 발생률(soft error rate)이 증가하는 문제점이 발생한다.As high integration of semiconductor devices such as DRAM devices and merged DRAM logic devices is required, the area occupied by cell capacitors is gradually decreasing. Accordingly, there is a problem in that cell capacitance is reduced, cell operation at low voltage is degraded, and soft error rate is increased.
상기한 문제점을 방지하기 위해서, 셀 커패시터의 커패시턴스를 증가시키기 위한 방법이 제안되고 있다. 예컨대, 셀 커패시터에 이용되는 유전막의 유효 면적을 넓히거나, 고유전 물질로 유전막을 형성하는 방법이 제안되고 있다. 이러한 방법들 중에서, 셀 커패시터가 차지하는 면적의 증가 없이 상기 유전막의 유효 면적을 증가시키는 방법으로, HSG-Si막을 하부 전극 표면에 형성하여, 하부 전극의 표면적을 증가시키는 방법이 제안되고 있다.In order to prevent the above problem, a method for increasing the capacitance of a cell capacitor has been proposed. For example, a method of increasing the effective area of a dielectric film used for a cell capacitor or forming a dielectric film from a high dielectric material has been proposed. Among these methods, as a method of increasing the effective area of the dielectric film without increasing the area occupied by the cell capacitor, a method of increasing the surface area of the lower electrode by forming an HSG-Si film on the lower electrode surface has been proposed.
도 1은 종래의 반도체 장치의 커패시터를 나타낸다.1 shows a capacitor of a conventional semiconductor device.
구체적으로, HSG-Si막을 이용하는 커패시터를 형성하는 일반적인 방법은, 반도체 기판(10) 표면의 활성 영역과 연결된 불순물이 도핑된 도전막 패턴(31)을 형성한다. 이후에, 상기 도전막 패턴(31) 표면에 HSG-Si막(33)을 형성함으로써, 상기 도전막 패턴(31)과 상기 HSG-Si(33)막으로 구비된 하부 전극(30)을 형성한다. 이어서, 상기 하부 전극(30) 상에 유전막(40) 및 상부 전극(50)을 순차적으로 형성함으로써 셀 커패시터를 완성한다.Specifically, in the general method of forming the capacitor using the HSG-Si film, the conductive film pattern 31 doped with impurities connected to the active region on the surface of the semiconductor substrate 10 is formed. Thereafter, the HSG-Si film 33 is formed on the surface of the conductive film pattern 31 to form the lower electrode 30 provided with the conductive film pattern 31 and the HSG-Si 33 film. . Subsequently, the dielectric film 40 and the upper electrode 50 are sequentially formed on the lower electrode 30 to complete the cell capacitor.
여기서, 상기 HSG-Si막(33)의 그레인의 크기(grain size)는 상기 도전막 패턴(31), 예컨대 상기 도전막 패턴(31)을 구비하는 비정질 실리콘 패턴(amorphous silicon pattern)의 불순물 농도와 관련이 있다. 다시 말해서, 도전막 패턴(31)의 불순물 농도가 낮을수록 HSG-Si막(33)의 그레인은 크게 형성된다. 따라서, 하부 전극(30)의 표면적을 극대화시키기 위해서는 상기 도전막 패턴(31)의 불순물 농도를 낮추어야 한다. 또한, 상기 HSG-Si막(33)은 상기 도전막 패턴(31) 보다 낮은 불순물 농도를 가지며 형성된다. 따라서, 도전막 패턴(31)의 불순물 농도가 낮은 경우에, 상부전극(50)에 음(-)의 전압이 인가되면, 굴곡진 하부전극(30) 표면, 즉 HSG-Si막(33)의 표면에 공핍층(depletion layer;도시되지 않음)이 형성되고, 전압에 따라 그 두께가 증가되어 셀 커패시턴스가 오히려 감소된다. 이와 같이 되면, 상기 상부 전극(50) 및 하부 전극(30)에 인가되는 전압의 극성에 따라 셀 커패시턴스가 달라진다. 즉, 최소 커패시턴스와 최대 커패시턴스의 비 Cmin/Cmax가 낮아지는 문제가 발생한다.Herein, the grain size of the HSG-Si film 33 may correspond to an impurity concentration of an amorphous silicon pattern including the conductive film pattern 31, for example, the conductive film pattern 31. It is related. In other words, the lower the impurity concentration of the conductive film pattern 31, the larger the grain of the HSG-Si film 33 is formed. Therefore, in order to maximize the surface area of the lower electrode 30, the impurity concentration of the conductive layer pattern 31 should be lowered. In addition, the HSG-Si film 33 has a lower impurity concentration than the conductive film pattern 31. Therefore, when the impurity concentration of the conductive film pattern 31 is low, when a negative voltage is applied to the upper electrode 50, the curved lower electrode 30 surface, that is, the HSG-Si film 33 A depletion layer (not shown) is formed on the surface, and its thickness increases with voltage, so that cell capacitance is rather reduced. In this case, the cell capacitance is changed according to the polarity of the voltage applied to the upper electrode 50 and the lower electrode 30. That is, a problem arises in that the ratio C min / C max between the minimum capacitance and the maximum capacitance is lowered.
본 발명이 이루고자 하는 기술적 과제는 Cmin/Cmax 가 1에 보다 가까운 값을 가지며, 하부 전극의 표면적을 증가시킬 수 있는 반도체 장치의 커패시터를 제공하는 데 있다.Technical problem to be achieved by the present invention is Cmin/ Cmax To provide a capacitor of a semiconductor device having a value closer to 1, and can increase the surface area of the lower electrode.
본 발명이 이루고자 하는 다른 기술적 과제는 Cmin/Cmax 가 1에 보다 가까운 값을 가지며, 하부 전극의 표면적을 증가시킬 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.Another technical problem to be achieved by the present invention is Cmin/ Cmax It is to provide a method of manufacturing a capacitor of a semiconductor device having a value closer to 1, and can increase the surface area of the lower electrode.
도 1은 종래의 반도체 장치의 커패시터를 설명하기 위해서 도시한 단면도이다.1 is a cross-sectional view for explaining a capacitor of a conventional semiconductor device.
도 2는 본 발명에 따른 반도체 장치의 커패시터를 설명하기 위해서 도시한 단면도이다.2 is a cross-sectional view illustrating the capacitor of the semiconductor device according to the present invention.
도 3 내지 도 5는 본 발명에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위해서 도시한 단면도들이다.3 to 5 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
상기한 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판과, 상기 반도체 기판 상에 형성된 제1도전막 패턴 및 상기 제1도전막 패턴의 표면에 형성된 불순물이 도핑된 반구형 그레인 실리콘막으로 구비된 하부 전극과, 상기 하부 전극의 표면에 형성되며 상기 반구형 그레인 실리콘막보다 높은 농도로 불순물이 도핑된 제2도전막과, 상기 제2도전막 상에 순차적으로 형성된 유전막 및 상부 전극을 포함한다. 이때, 상기 제1도전막 패턴으로는 비정질 실리콘막을 이용한다. 또한, 상기 제2도전막은 에피택셜 성장 방법으로 성장되는 실리콘막으로 형성된다. 이때, 상기 제2도전막에 도핑되는 불순물은 대략 1E19/㏄ 내지 1E20/㏄의 농도로 도핑되는 인을 이용한다.In order to achieve the above technical problem, the present invention, the lower portion provided with a semiconductor substrate, a first conductive film pattern formed on the semiconductor substrate and a semi-spherical grain silicon film doped with impurities formed on the surface of the first conductive film pattern And a second conductive film formed on the surface of the lower electrode and doped with impurities at a higher concentration than the hemispherical grain silicon film, and a dielectric film and an upper electrode sequentially formed on the second conductive film. In this case, an amorphous silicon film is used as the first conductive film pattern. In addition, the second conductive film is formed of a silicon film grown by an epitaxial growth method. At this time, the dopant doped in the second conductive film uses phosphorus doped at a concentration of approximately 1E19 / ㏄ to 1E20 / ㏄.
상기한 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 제1도전막 패턴을 형성한다. 이때, 상기 제1도전막 패턴으로는 비정질 실리콘막을 이용한다. 이후에, 상기 제1도전막 패턴 표면에 불순물이 도핑된 반구형 그레인 실리콘막을 형성하여, 상기 제1도전막 패턴 및 상기 반구형 그레인 실리콘막으로 구비된 하부 전극을 형성한다. 이때, 상기 반구형 그레인 실리콘막은 10-8Torr 이하의 초고진공 상태에서, 실란(SiH4) 가스, 디실란(Si2H6) 가스 및 그 혼합 가스를 소오스 가스로 이용하여 형성된다. 다음에, 상기 하부 전극의 표면에 상기 반구형 그레인 실리콘막보다 높은 농도로 불순물이 도핑된 제2도전막을 선택적으로 형성한다. 이때, 상기 제2도전막을 선택적으로 형성하는 단계 이전에, 상기 하부 전극의 표면을 화학용액으로 세정한다. 이때, 상기 화학 용액으로는 순수에 의해 희석된 HF 용액을 이용한다. 이어서, H2가스를 포함하는 가스를 분위기 가스로 이용하여 상기 하부 전극을 열처리한다. 이후에, 상기 제2도전막을 에피택셜 성장 방법으로 실리콘막을 성장시키는 방법으로 형성한다. 이때, SiH2Cl2가스, HCl 가스 및 H2가스 등을 소오스 가스로 이용한다. 또한, 상기 소오스 가스에 PH3가스를, 상기 SiH2Cl2가스에 대해서 대략 1.0E-3 내지 1.0E-4 정도의 몰비로 더 포함시켜 상기 제2도전막을 형성한다. 이후에, 상기 제2도전막 상에 유전막 및 상부 전극을 순차적으로 형성한다. 이와 같이 하여 불순물로 인이 대략 1E19/㏄ 내지 1E20/㏄의 농도로 도핑된 실리콘막을 형성하여 제2도전막으로 이용한다.In order to achieve the above technical problem, the present invention forms a first conductive film pattern on a semiconductor substrate. In this case, an amorphous silicon film is used as the first conductive film pattern. Thereafter, a hemispherical grain silicon film doped with impurities is formed on the surface of the first conductive film pattern, thereby forming a lower electrode provided with the first conductive film pattern and the hemispherical grain silicon film. In this case, the hemispherical grain silicon film is formed using a silane (SiH 4 ) gas, a disilane (Si 2 H 6 ) gas, and a mixed gas thereof as a source gas in an ultra-high vacuum state of 10 −8 Torr or less. Next, a second conductive film doped with impurities at a higher concentration than the hemispherical grain silicon film is selectively formed on the surface of the lower electrode. At this time, before the step of selectively forming the second conductive film, the surface of the lower electrode is cleaned with a chemical solution. In this case, HF solution diluted with pure water is used as the chemical solution. Subsequently, the lower electrode is heat-treated using a gas containing H 2 gas as an atmosphere gas. Thereafter, the second conductive film is formed by growing a silicon film by an epitaxial growth method. At this time, SiH 2 Cl 2 gas, HCl gas, H 2 gas, and the like are used as the source gas. In addition, the source gas may further include a PH 3 gas in a molar ratio of about 1.0E-3 to 1.0E-4 with respect to the SiH 2 Cl 2 gas to form the second conductive film. Thereafter, a dielectric film and an upper electrode are sequentially formed on the second conductive film. In this manner, a silicon film doped with phosphorus at a concentration of about 1E19 / kV to 1E20 / kV is formed as an impurity and used as the second conductive film.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체 장치의 커패시터를 나타낸다.2 shows a capacitor of a semiconductor device according to the present invention.
구체적으로, 본 발명의 반도체 장치의 커패시터는, 반도체 기판(100)과, 상기 반도체 기판(100) 상에 형성된 제1도전막 패턴(310) 및 그 표면에 형성된 불순물이 도핑된 HSG-Si막(330)으로 구비된 하부 전극(300)과, 상기 하부 전극(300)의 표면에 형성되며 상기 HSG-Si막(330) 보다 높은 농도로 불순물이 도핑된 제2도전막(350)과, 상기 제2도전막(350) 상에 순차적으로 형성된 유전막(400) 및 상부 전극(500)을 포함한다.Specifically, the capacitor of the semiconductor device of the present invention, the semiconductor substrate 100, the first conductive film pattern 310 formed on the semiconductor substrate 100 and the HSG-Si film doped with impurities formed on the surface ( A lower electrode 300 provided with a 330, a second conductive film 350 formed on a surface of the lower electrode 300 and doped with impurities at a concentration higher than that of the HSG-Si film 330, and the first conductive film 350. The dielectric layer 400 and the upper electrode 500 are sequentially formed on the second conductive layer 350.
이때, 상기 제1도전막 패턴(310)으로는 비정질 실리콘막을 이용한다. 또한, 상기 HSG-Si막(330)의 그레인은 대략 400Å의 크기를 가진다. 이때, 상기 제2도전막(350)은 에피택셜 성장(epitaxial growth) 방법으로 형성된다. 또한, 고농도, 예컨대 대략 1E19/㏄ 내지 1E20/㏄의 농도의 불순물, 예컨대 인(P)이 도핑되어 형성된 실리콘막으로 형성된다. 또한, 대략 40Å의 두께로 형성된다.In this case, an amorphous silicon film is used as the first conductive film pattern 310. In addition, the grain of the HSG-Si film 330 has a size of approximately 400 kPa. In this case, the second conductive film 350 is formed by an epitaxial growth method. In addition, it is formed of a silicon film formed by doping with impurities such as phosphorus (P) at a high concentration, for example, about 1E19 / kV to 1E20 / kV. In addition, it is formed to a thickness of approximately 40 kPa.
이러한 상기 제2도전막(350)은 고농도의 불순물이 도핑되어 있어, 상기 HSG-Si막(330)에서의 공핍층 형성에 따른 커패시턴스의 감소를 방지할 수 있다. 즉, 상부 전극(500)에 음(-)의 극성의 전압이 인가될 때, 상기 제2도전막(350)에 도핑된 고농도의 불순물 인에 의해서, 상기 하부 전극(300)에서의 공핍층의 형성 및 그 두께의 증가가 억제된다. 따라서, 본 발명에 따른 상기 커패시터는 상기 상부 전극(500)에 인가되는 전압의 따라 커패시턴스가 변화하는 것을 방지할 수 있다. 즉, Cmin/Cmax의 비를 1에 근접시킬 수 있어, 커패시턴스의 증대를 구현할 수 있다.The second conductive film 350 is doped with a high concentration of impurities, thereby preventing a decrease in capacitance due to the formation of a depletion layer in the HSG-Si film 330. That is, when a negative polarity voltage is applied to the upper electrode 500, the depletion layer of the lower electrode 300 may be formed due to the high concentration of impurities doped in the second conductive layer 350. Formation and an increase in its thickness are suppressed. Therefore, the capacitor according to the present invention can prevent the capacitance from changing according to the voltage applied to the upper electrode 500. That is, the ratio of C min / C max can be made close to 1, so that the capacitance can be increased.
도 3 내지 도 5는 본 발명의 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위해서 도시한 단면도들이다.3 to 5 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.
도 3은 반도체 기판(100) 상에 제1도전막 패턴(310)을 형성하는 단계를 나타낸다.3 illustrates a step of forming the first conductive film pattern 310 on the semiconductor substrate 100.
구체적으로, 반도체기판(100) 상에, 상기 반도체 기판(100)을 노출시키는 콘택홀(250)을 가지는 절연막 패턴(200)을 형성한다. 이후에, 상기 절연막 패턴(200) 상에, 상기 콘택홀(250)을 통해서 상기 반도체 기판(100) 상에 연결되는, 제1도전막을 형성한다. 이때, 상기 제1도전막으로는 실리콘막, 예컨대 인과 같은 N형의 불순물로 도핑된 비정질 실리콘막을 형성하여 이용한다. 이때, 상기 도핑된 불순물의 농도는 대략 1E19㏄ 정도로 조절한다. 이후에, 상기 제1도전막을 통상의 방법으로 패터닝하여 제1도전막 패턴(310)을 형성한다.Specifically, an insulating film pattern 200 having a contact hole 250 exposing the semiconductor substrate 100 is formed on the semiconductor substrate 100. Thereafter, a first conductive layer is formed on the insulating layer pattern 200 and connected to the semiconductor substrate 100 through the contact hole 250. In this case, a silicon film, for example, an amorphous silicon film doped with an N-type impurity such as phosphorus is used as the first conductive film. At this time, the concentration of the doped impurities is adjusted to about 1E19㏄. Thereafter, the first conductive film is patterned by a conventional method to form the first conductive film pattern 310.
도 4는 제1도전막 패턴(310) 상에 HSG-Si막(330)을 형성하는 단계를 나타낸다.4 illustrates forming an HSG-Si film 330 on the first conductive film pattern 310.
먼저, 제1도전막 패턴(310)의 표면을 습식 세정 방법을 이용하여 자연 산화막(native oxide layer;도시되지 않음)을 제거한다. 이후에, 시딩(seeding) 및 어닐링(annealing) 공정을 거쳐, 상기 제1도전막 패턴(330)의 비정질 실리콘막 패턴의 표면에 선택적으로 HSG-Si막(330)을 형성한다. 예를 들어, 대략 10-8Torr 이하의 초고진공 상태에서 실란(SiH4) 가스, 디실란(Si2H6) 가스 및 그 혼합 가스를 소오스 가스(source gas)로 이용하여, 상기 제1도전막 패턴(310)의 표면에 선택적으로 HSG-Si막(330)을 형성한다. 이때, 형성되는 HSG-Si막(330)은 상기 제1도전막 패턴(310)에 비해 불순물 농도가 낮아지게 된다. 이와 같이 하여, 상기 제1도전막 패턴(310) 및 그 표면에 형성되는 HSG-Si막(330)으로 구비되는 하부 전극(300)을 형성한다.First, a native oxide layer (not shown) is removed from the surface of the first conductive layer pattern 310 by using a wet cleaning method. Thereafter, the HSG-Si film 330 is selectively formed on the surface of the amorphous silicon film pattern of the first conductive film pattern 330 through a seeding and annealing process. For example, using the silane (SiH 4 ) gas, the disilane (Si 2 H 6 ) gas, and a mixed gas thereof as a source gas in an ultra-high vacuum state of about 10 −8 Torr or less, the first conductive An HSG-Si film 330 is selectively formed on the surface of the film pattern 310. In this case, the HSG-Si film 330 formed has a lower impurity concentration than the first conductive film pattern 310. In this way, the lower electrode 300 formed of the first conductive film pattern 310 and the HSG-Si film 330 formed on the surface thereof is formed.
이때, 상기 제1도전막 패턴(310), 즉, 비정질 실리콘막 패턴의 불순물 농도에 따라, 상기 형성되는 HSG-Si막(330)의 그레인 크기가 영향을 받는다. 따라서, 상기 HSG-Si막(330)의 그레인 크기를 최대한으로 성장할 수 있도록, 상기 비정질 실리콘막 패턴의 불순물 농도를 조절한다. 예컨대, 대략 400Å의 크기의 그레인이 형성되도록 상기 비정질 실리콘막 패턴의 불순물 농도를 조절한다. 이와 같이 하여, 상기 HSG-Si막(330)에 의한, 형성되는 유전막(400)의 유효 면적 증대 효과를 보다 증가시킨다.In this case, the grain size of the HSG-Si film 330 is affected by the impurity concentration of the first conductive film pattern 310, that is, the amorphous silicon film pattern. Therefore, the impurity concentration of the amorphous silicon film pattern is adjusted to maximize the grain size of the HSG-Si film 330. For example, the impurity concentration of the amorphous silicon film pattern is adjusted to form grains having a size of approximately 400 GPa. In this way, the effective area increase effect of the dielectric film 400 formed by the HSG-Si film 330 is further increased.
도 5는 HSG-Si막(330) 상에 제2도전막(350)을 형성하는 단계를 나타낸다.5 illustrates forming a second conductive film 350 on the HSG-Si film 330.
먼저, HSG-Si막(330)의 표면을 화학 용액을 이용하여 세정하여 표면의 불순물 등을 제거한다. 이때, 상기 화학 용액으로는 순수(deionized water)에 희석된 불산(HF)을 이용한다. 예컨대 순수와 상기 불산의 비가 대략 200:1 정도로 희석된 불산을 상기 화학 용액으로 이용한다. 또한, 상기 세정 단계는 대략 100초 내지 300초간 수행한다. 이후에, 상기 세정된 결과물을 H2가스를 포함하는 가스를 분위기 가스로 이용하여 열처리한다. 대략 900℃의 온도 조건에서 5분 정도 상기 열처리를 수행한다.First, the surface of the HSG-Si film 330 is cleaned using a chemical solution to remove impurities and the like. In this case, hydrofluoric acid (HF) diluted in deionized water is used as the chemical solution. For example, hydrofluoric acid diluted with a ratio of pure water and hydrofluoric acid of about 200: 1 is used as the chemical solution. In addition, the cleaning step is performed for about 100 seconds to 300 seconds. Thereafter, the washed resultant is heat-treated using a gas containing H 2 gas as an atmosphere gas. The heat treatment is performed for about 5 minutes at a temperature condition of approximately 900 ° C.
이후에, 상기 열처리된 결과물, 즉, 하부 전극(300)의 표면에 에피택셜 성장 방법을 이용하여, 상기 하부 전극(300), 예컨대 HSG-Si막(330) 보다 높은 농도로 불순물이 도핑된 실리콘막을 선택적으로 형성하여 제2도전막(350)으로 이용한다. 예를 들어, 상기 하부 전극(300)의 표면에 SiH2Cl2가스, HCl 가스 및 H2가스 등과 같은 소오스 가스를 공급하여 실리콘막을 성장시켜 제2도전막(350)을 형성한다. 이때, 상기 SiH2Cl2가스, HCl 가스 및 H2가스 각각은 100sccm(Standard Cubic CentiMeter) 내지 300sccm, 100sccm 내지 200sccm, 10sccm 내지 30 sccm의 흐름량으로 공급된다.Subsequently, the doped silicon is doped at a higher concentration than the lower electrode 300, for example, the HSG-Si film 330, by using an epitaxial growth method on the surface of the heat-treated product, that is, the lower electrode 300. A film is selectively formed and used as the second conductive film 350. For example, a second conductive layer 350 is formed by growing a silicon layer by supplying a source gas such as SiH 2 Cl 2 gas, HCl gas, and H 2 gas to the surface of the lower electrode 300. At this time, the SiH 2 Cl 2 gas, HCl gas and H 2 gas are each supplied in a flow rate of 100sccm (Standard Cubic CentiMeter) to 300sccm, 100sccm to 200sccm, 10sccm to 30 sccm.
또한, 상기 소오스 가스를 공급할 때, 인 시튜(in situ)로 PH3 가스를 더 포함시켜 공급하여, 상기 형성되는 제2도전막(350)의 불순물 농도를 조절한다. 예컨대, 상기 PH3가스를 상기 소오스 가스에 더 포함시켜, 불순물인 인의 농도가 대략 1E19/㏄ 내지 1E20/㏄ 정도로 도핑시킨다. 상기한 불순물의 농도를 얻기 위해서 상기 PH3가스는, 상기 SiH2Cl2가스에 대해서 대략 1.0E-4 내지 1.0E-3 정도의 몰비(mole ratio)로 공급된다. 바람직하게는 대략 5.0E-4 정도의 몰비로 공급된다. 이와 같이 하여, 상기 HSG-Si막(330) 상에 형성된 제2도전막(350)의 두께는, 이후에 형성되는 상부 전극(500)에 음(-)의 전압이 인가될 때 형성되는 공핍층의 두께를 고려하여 설정된다. 예를 들어, 대략 20Å 내지 60Å의 두께로 형성된다. 바람직하게는 대략 40Å 정도의 두께로 형성된다.In addition, when supplying the source gas, PH in situ3 The gas is further included and supplied to adjust the impurity concentration of the formed second conductive film 350. For example, the PH3The gas is further included in the source gas, and the doping of the phosphorus as an impurity is approximately 1E19 / dl to 1E20 / dl. The PH to obtain the concentration of the impurity3Gas is said SiH2Cl2It is supplied at a molar ratio of approximately 1.0E-4 to 1.0E-3 relative to the gas. Preferably it is supplied in a molar ratio of about 5.0E-4 degree. In this way, the thickness of the second conductive film 350 formed on the HSG-Si film 330 is a depletion layer formed when a negative voltage is applied to the upper electrode 500 formed thereafter. Is set in consideration of the thickness. For example, it is formed to a thickness of approximately 20 kPa to 60 kPa. Preferably, the thickness is about 40 mm 3.
이후에, 도 2에 도시한 바와 같이 상기 제2도전막(350) 상에 유전막(400) 및 상부 전극(500)을 순차적으로 형성한다.Thereafter, as shown in FIG. 2, the dielectric film 400 and the upper electrode 500 are sequentially formed on the second conductive film 350.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.
상술한 본 발명에 따르면, 제1도전막 패턴의 불순물 농도를 조절하여 HSG-Si막을 형성할 때, 상기 HSG-Si막의 그레인 크기를 최대로 성장시킬 수 있다. 이에 따라, 상기 HSG-Si막에 의한 유전막의 유효 면적의 증가를 구현할 수 있다. 또한, HSG-Si막의 불순물 농도 감소에 의한 공핍층 발생 및 공핍층의 두께 증가를, 상기 HSG-Si막 상에 상기 HSG-Si막 보다 높은 농도로 불순물이 도핑된 제2도전막을 형성함으로써 방지할 수 있다. 따라서, Cmin/Cmax의 값이 1에 가까운 값을 가지도록 할 수 있어, 인가되는 전압의 극성 변화에 무관하게 커패시터의 커패시턴스의 증가를 구현할 수 있다.According to the present invention described above, when the HSG-Si film is formed by adjusting the impurity concentration of the first conductive film pattern, the grain size of the HSG-Si film can be maximized. Accordingly, it is possible to implement an increase in the effective area of the dielectric film by the HSG-Si film. Further, the depletion layer generation and the increase in the thickness of the depletion layer due to the decrease in the impurity concentration of the HSG-Si film can be prevented by forming a second conductive film doped with impurities at a higher concentration than the HSG-Si film on the HSG-Si film. Can be. Therefore, the value of C min / C max can be made to be close to 1, so that the capacitance of the capacitor can be increased regardless of the change in polarity of the applied voltage.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970038696A KR19990016223A (en) | 1997-08-13 | 1997-08-13 | Capacitor of Semiconductor Device Using Hemispherical Grain Silicon Film and Manufacturing Method Thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970038696A KR19990016223A (en) | 1997-08-13 | 1997-08-13 | Capacitor of Semiconductor Device Using Hemispherical Grain Silicon Film and Manufacturing Method Thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990016223A true KR19990016223A (en) | 1999-03-05 |
Family
ID=66000483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970038696A KR19990016223A (en) | 1997-08-13 | 1997-08-13 | Capacitor of Semiconductor Device Using Hemispherical Grain Silicon Film and Manufacturing Method Thereof |
Country Status (1)
| Country | Link |
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| KR (1) | KR19990016223A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020033412A (en) * | 2000-10-19 | 2002-05-06 | 이데이 노부유끼 | Method of manufacturing semiconductor device |
-
1997
- 1997-08-13 KR KR1019970038696A patent/KR19990016223A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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