KR19990010765A

KR19990010765A - Burn-in stress check circuit of semiconductor memory device

Info

Publication number: KR19990010765A
Application number: KR1019970033640A
Authority: KR
Inventors: 이승국; 강상석; 조강용
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-07-18
Filing date: 1997-07-18
Publication date: 1999-02-18

Abstract

퓨즈와 전원부와 퓨즈 제어부와 퓨즈 검출부 및 입력부를 구비한 반도체 메모리 장치의 번인 스트레스 체크 회로가 개시된다. 전원부는 퓨즈의 일단에 연결되어 상기 퓨즈에 파워를 공급하고, 퓨즈 제어부는 상기 퓨즈의 타단에 연결되고 제어 신호에 응답하여 상기 퓨즈를 절단하며, 퓨즈 검출부는 상기 퓨즈의 타단에 연결되고 퓨즈 검출 신호에 응답하여 상기 퓨즈의 절단 여부를 검출하고, 입력부는 상기 퓨즈 검출부에 연결되고 상기 퓨즈 검출부의 출력에 응답하여 활성화된다. 그러므로 번인 스트레스 테스트의 진행 여부가 확인될 수 있다.A burn-in stress check circuit of a semiconductor memory device having a fuse, a power supply unit, a fuse control unit, a fuse detector unit, and an input unit is disclosed. The power supply unit is connected to one end of the fuse to supply power to the fuse, the fuse control unit is connected to the other end of the fuse and cut the fuse in response to a control signal, the fuse detection unit is connected to the other end of the fuse and the fuse detection signal In response to detecting whether the fuse is disconnected, the input unit is connected to the fuse detection unit and is activated in response to the output of the fuse detection unit. Therefore, the burn-in stress test can be confirmed.

Description

Burn-in stress check circuit of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 번인 스트레스 테스트의 진행 유무를 판별할 수 있는 반도체 메모리 장치의 번인 스트레스 체크 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a burn-in stress check circuit of a semiconductor memory device capable of determining whether burn-in stress testing is in progress.

최근 생산되고있는 반도체 제품의 소형화, 박막화, 고집적화의 경향에 의해 이에 비례하여 제품 불량 발생률은 높아지게 되며, 특히 공정적인 측면에서의 소프트(soft)한 불량의 발생 확률은 그 발생 빈도가 더욱 높아지고있는 실정이다. 상기 소프트한 불량은 제품의 사용 시간에 비례하여 발생률이 높아지게 되므로, 제품의 품질 신회성 측면에서 상당한 문제 요인으로 작용하게 되고 있다. 반도체 메모리 장치에서 상기의 불량에 대한 조기 스크린(screen)을 가능하게하고, 궁극적으로는 제품 품질의 신뢰성을 확보하기 위하여 생산 과정에서 번인 테스트를 적용하고 있다. 번인 테스트에서는 높은 온도, 동작 전압 이상의 높은 전압을 인가하여 제품에 스트레스 가속 요소를 주게되며, 이를 통하여 제품 사용 초기에 발생 가능한 불량을 사전에 유발하여 스크린하여 찾아냄으로써 반도체 메모리 장치의 제품 신뢰성을 높여주는 아주 중요한 테스트이다.Due to the tendency of miniaturization, thinning, and high integration of semiconductor products produced in recent years, the incidence rate of product defects increases in proportion to this, and in particular, the probability of occurrence of soft defects in terms of process is increasing. to be. Since the soft defects have a high incidence rate in proportion to the usage time of the product, they are a significant problem factor in terms of the quality of the product. Burn-in tests are applied in the production process in order to enable early screens of the above defects in semiconductor memory devices and ultimately to ensure the reliability of product quality. In the burn-in test, stress accelerating factor is applied to the product by applying high temperature and high voltage over the operating voltage, which increases the product reliability of the semiconductor memory device by screening and finding possible defects in the early stage of product use. It's a very important test.

그러나, 기존의 제품들에는 상기의 번인 테스트 진행 여부를 확인할 수 있는 모니터(monitor) 수단이 없다. 따라서 번인 스트레스 테스트 도중에 제품이 정상적으로 번인 스트레스 테스트를 받고있는지 확인할 수가 없다. 또 제품이 불량될 경우 번인 미진행으로 인한 신뢰성 문제인가를 판별할 수가 없다.However, existing products do not have a monitor means to confirm the burn-in test. Therefore, during the burn-in stress test, it is not possible to check whether the product is under normal burn-in stress test. In addition, if the product is defective, it is not possible to determine whether it is a reliability problem due to unburned.

따라서, 본 발명이 이루고자하는 기술적 과제는 번인 스트레스 테스트의 진행 여부가 확인될 수 있는 반도체 메모리 장치의 번인 스트레스 체크 회로를 제공하는데 있다.Accordingly, an aspect of the present invention is to provide a burn-in stress check circuit of a semiconductor memory device capable of checking whether a burn-in stress test is performed.

도 1은 본 발명에 따른 반도체 메모리 장치의 번인(Burn-In) 스트레스(stress) 체크 회로의 회로도.1 is a circuit diagram of a burn-in stress check circuit of a semiconductor memory device according to the present invention;

도 2는 상기 도 1에 도시된 고전압 신호를 발생하는 고전압 발생 회로의 회로도.FIG. 2 is a circuit diagram of a high voltage generation circuit for generating the high voltage signal shown in FIG.

도 3은 상기 도 2에 도시된 고전압 신호의 파형도.3 is a waveform diagram of the high voltage signal shown in FIG. 2;

도 4는 상기 도 1에 도시된 퓨즈를 절단하기 위한 신호들의 파형도.4 is a waveform diagram of signals for cutting the fuse shown in FIG.

상기 기술적 과제를 이루기 위하여 본 발명은, 퓨즈와, 상기 퓨즈의 일단에 연결되어 상기 퓨즈에 파워를 공급하는 전원부와, 상기 퓨즈의 타단에 연결되고 제어 신호에 응답하여 상기 퓨즈를 절단하는 퓨즈 제어부와, 상기 퓨즈의 타단에 연결되고 퓨즈 검출 신호에 응답하여 상기 퓨즈의 절단 여부를 검출하는 퓨즈 검출부, 및 상기 퓨즈 검출부에 연결되고 상기 퓨즈 검출부의 출력에 응답하여 활성화되는 입력부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 번인 스트레스 체크 회로를 제공한다.In order to achieve the above technical problem, the present invention provides a fuse, a power supply unit connected to one end of the fuse and supplying power to the fuse, a fuse control unit connected to the other end of the fuse and cutting the fuse in response to a control signal; And a fuse detector connected to the other end of the fuse and detecting whether the fuse is cut in response to a fuse detection signal, and an input unit connected to the fuse detector and activated in response to an output of the fuse detector. A burn-in stress check circuit of a semiconductor memory device is provided.

상기 본 발명에 의하여 번인 스트레스 테스트의 진행 여부가 확인될 수 있다.By the present invention it can be confirmed whether the burn-in stress test is in progress.

이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 반도체 메모리 장치의 번인 스트레스 체크 회로의 회로도이다. 도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치의 번인 스트레스 체크 회로(5)는 퓨즈(13), 전원부(11), 퓨즈 제어부(15), 퓨즈 검출부(17) 및 입력부(19)를 구비한다.1 is a circuit diagram of a burn-in stress check circuit of a semiconductor memory device according to the present invention. Referring to FIG. 1, a burn-in stress check circuit 5 of a semiconductor memory device according to the present invention includes a fuse 13, a power supply unit 11, a fuse control unit 15, a fuse detection unit 17, and an input unit 19. do.

상기 전원부(11)는 상기 퓨즈(13)의 일단에 연결되어 상기 퓨즈(13)에 파워를 공급한다. 상기 전원부(11)는 전원 전압(VCC)에 소오스가 연결되고 접지단(GND)에 게이트가 연결되며 상기 퓨즈(13)의 일단에 드레인이 연결된 PMOS 트랜지스터(51)로 구성한다.The power supply unit 11 is connected to one end of the fuse 13 to supply power to the fuse 13. The power supply unit 11 includes a PMOS transistor 51 having a source connected to a power supply voltage VCC, a gate connected to a ground terminal GND, and a drain connected to one end of the fuse 13.

상기 퓨즈 제어부(15)는 제어 신호들(ΦWCBR,ΦHVCC)을 입력으로하고 출력단은 상기 퓨즈(13)의 타단에 연결된다. 상기 제어 신호들(ΦWCBR,ΦHVCC)로는 번인 스트레스 테스트가 시작되면 논리 하이(high)로 액티브되는 번인 인에이블 신호(ΦWCBR)와, 전원 전압(VCC)이 소정의 전압, 예컨대 7.5볼트 이상이 되면 논리 하이로 액티브되는 고전압 신호(ΦHVCC)이다. 상기 퓨즈 제어부(15)는 상기 번인 인에이블 신호(ΦWCBR)와 상기 고전압 신호(ΦHVCC)를 입력으로하는 낸드 게이트(NAND Gate)(21), 상기 낸드 게이트(21)의 출력을 반전시키는 제1 인버터(61) 및 상기 제1 인버터(61)의 출력을 게이트 입력으로하고 드레인 및 소오스가 각각 접지단(GND)과 상기 퓨즈(13)의 타단에 연결된 제1 NMOS 트랜지스터(31)로 구성된다.The fuse control unit 15 receives control signals ΦWCBR and ΦHVCC as inputs, and an output terminal is connected to the other end of the fuse 13. When the burn-in stress test starts with the control signals ΦWCBR and ΦHVCC, the burn-in enable signal ΦWCBR is activated to be logic high, and the logic when the power supply voltage VCC becomes a predetermined voltage, for example, 7.5 volts or more. High voltage signal Φ HVCC active high. The fuse controller 15 may include a NAND gate 21 for inputting the burn-in enable signal ΦWCBR and the high voltage signal ΦHVCC, and a first inverter for inverting the outputs of the NAND gate 21. The first NMOS transistor 31 is connected to the ground terminal GND and the other end of the fuse 13, respectively, with the output of the first and second inverters 61 and 61 as gate inputs.

상기 퓨즈 검출부(17)는 상기 퓨즈(13)의 타단에 연결되고 퓨즈 검출 신호(ΦR)에 응답하여 상기 퓨즈(13)의 절단 여부를 검출한다. 상기 퓨즈 검출부(17)는 상기 퓨즈(13)의 타단에 드레인이 연결되고 상기 퓨즈 검출 신호(ΦR)을 게이트 입력으로하며 소오스는 접지단(GND)에 연결된 제2 NMOS 트랜지스터(32)와, 상기 제2 NMOS 트랜지스터(32)의 드레인과 소오스에 드레인과 소오스가 각각 연결된 제3 NMOS 트랜지스터(33)와, 상기 제3 NMOS 트랜지스터(33)의 드레인과 게이트에 입력단과 출력단이 각각 연결된 제2 인버터(62) 및 상기 제2 인버터(62)의 출력을 반전시키는 제3 인버터(63)로 구성된다.The fuse detector 17 is connected to the other end of the fuse 13 and detects whether the fuse 13 is disconnected in response to a fuse detection signal ΦR. The fuse detector 17 has a second NMOS transistor 32 having a drain connected to the other end of the fuse 13, the fuse detection signal .phi.R as a gate input, and a source connected to a ground terminal GND. A third NMOS transistor 33 having a drain and a source connected to the drain and the source of the second NMOS transistor 32, and a second inverter having an input terminal and an output terminal connected to the drain and the gate of the third NMOS transistor 33, respectively. 62 and a third inverter 63 for inverting the output of the second inverter 62.

상기 입력부(19)는 상기 퓨즈 검출부(17)에 연결되고 상기 퓨즈 검출부(17)의 출력에 응답하여 활성화된다. 상기 입력부(19)는 각각 게이트와 드레인이 연결되고 각각의 소오스와 드레인이 서로 연결된 제4 내지 제8 NMOS 트랜지스터들(34,35,36,37,38) 및 소오스와 게이트들이 상기 제8 NMOS 트랜지스터(38)의 소오스와 상기 제3 인버터(63)의 출력단에 연결되고 드레인은 접지된 다른 PMOS 트랜지스터(52)로 구성된다. 상기 제4 NMOS 트랜지스터(34)의 드레인에 번인 확인 신호(Ai)가 인가된다.The input unit 19 is connected to the fuse detector 17 and is activated in response to the output of the fuse detector 17. The input unit 19 includes fourth to eighth NMOS transistors 34, 35, 36, 37, and 38, and a source and a gate, respectively, to which the gate and the drain are connected, and the respective source and the drain, respectively, to the eighth NMOS transistor. A drain of the 38 is connected to the output terminal of the third inverter 63 and the drain is composed of another PMOS transistor 52 grounded. The burn-in confirmation signal Ai is applied to the drain of the fourth NMOS transistor 34.

상기 본 발명의 번인 스트레스 체크 회로(5)의 동작을 설명하기로 한다. 번인 스트레스 테스트가 시작되면 상기 번인 인에이블 신호(ΦWCBR)와 고전압 신호(ΦHVCC)가 논리 하이로 액티브된다. 상기 번인 인에이블 신호(ΦWCBR)와 고전압 신호(ΦHVCC)가 논리 하이로 액티브되면 상기 제1 NMOS 트랜지스터(31)는 턴온된다. 그러면 상기 전원 전압(VCC)으로부터 공급되는 전류(If)가 상기 퓨즈(13)와 상기 제1 NMOS 트랜지스터(31)를 지나 접지단(GND)으로 흐른다. 따라서 상기 퓨즈(13)는 상기 전류(If)에 의해 절단된다. 이와같이 번인 스트레스 테스트가 시작되면 상기 퓨즈(13)가 절단되어 번인 스트레스 테스트가 진행되거나 또는 완료되었음을 나타낸다.The operation of the burn-in stress check circuit 5 of the present invention will be described. When the burn-in stress test is started, the burn-in enable signal? WCBR and the high voltage signal? HVCC are activated to logic high. When the burn-in enable signal? WCBR and the high voltage signal? HVCC are active at a logic high, the first NMOS transistor 31 is turned on. Then, the current If supplied from the power supply voltage VCC flows through the fuse 13 and the first NMOS transistor 31 to the ground terminal GND. Therefore, the fuse 13 is blown by the current If. When the burn-in stress test is started in this manner, the fuse 13 is cut to indicate that the burn-in stress test has been performed or completed.

번인 스트레스 테스트의 진행 여부를 확인하기 위해서는 상기 번인 검출 신호(ΦR)와 번인 확인 신호(Ai)를 논리 하이로 액티브시킨다. 먼저, 번인 검출 신호(ΦR)가 액티브되면 상기 제2 NMOS 트랜지스터(32)가 턴온된다. 그러면 상기 제2 인버터(62)의 출력은 논리 하이가 되고 상기 제3 인버터(63)의 출력은 논리 로우(low)로 된다. 따라서 다른 PMOS 트랜지스터(52)는 턴온된다. 이 상태에서 상기 번인 확인 신호(Ai)가 액티브이면 상기 번인 확인 신호(Ai)는 상기 제4 내지 제8 NMOS 트랜지스터(34,35,36,37,38) 및 상기 다른 PMOS 트랜지스터(52)를 통해서 접지단(GND)으로 흘러간다.In order to confirm whether the burn-in stress test is in progress, the burn-in detection signal .phi.R and the burn-in confirmation signal Ai are activated to logic high. First, when the burn-in detection signal .phi.R is activated, the second NMOS transistor 32 is turned on. The output of the second inverter 62 then becomes logic high and the output of the third inverter 63 goes to logic low. Thus, the other PMOS transistor 52 is turned on. In this state, if the burn-in confirmation signal Ai is active, the burn-in confirmation signal Ai is passed through the fourth through eighth NMOS transistors 34, 35, 36, 37, 38 and the other PMOS transistor 52. Flow to ground (GND).

만일 상기 퓨즈(13)가 절단되어있지않으면 상기 번인 검출 신호(ΦR)가 액티브되더라도 상기 제2 인버터(62)의 입력단에는 상기 전원 전압(VCC)이 상기 퓨즈(13)를 통해서 인가되므로 상기 제2 인버터(62)의 출력은 논리 로우가 되고 따라서 상기 제3 인버터(63)의 출력은 논리 하이로 된다. 그러면 상기 다른 PMOS 트랜지스터(52)는 턴오프되므로 상기 번인 확인 신호(Ai)가 액티브되더라도 상기 번인 확인 신호(Ai)는 상기 다른 PMOS 트랜지스터(52)를 통과하지 못하게 된다.If the fuse 13 is not cut, the power supply voltage VCC is applied to the input terminal of the second inverter 62 through the fuse 13 even though the burn-in detection signal .phi.R is active. The output of the inverter 62 is at a logic low and thus the output of the third inverter 63 is at a logic high. Then, since the other PMOS transistor 52 is turned off, even if the burn-in confirmation signal Ai is activated, the burn-in confirmation signal Ai does not pass through the other PMOS transistor 52.

이와같이 번인 스트레스 테스트가 진행되면 상기 퓨즈(13)가 절단되므로 상기 번인 확인 신호(Ai)를 인가하여 번인 스트레스 테스트가 진행되있는지 아닌지를 확인할 수가 있다.When the burn-in stress test proceeds as described above, the fuse 13 is cut, so that the burn-in stress test is applied to determine whether the burn-in stress test is in progress.

도 2는 상기 도 1에 도시된 고전압 신호(ΦHVCC)를 발생하는 고전압 발생 회로의 회로도이다. 도 2를 참조하면, 고전압 발생 회로(71)는 각각 게이트와 드레인이 연결되고 각각의 소오스와 드레인이 서로 연결된 제9 내지 제12 NMOS 트랜지스터(39,40,41,42), 상기 제12 NMOS 트랜지스터(42)의 소오스와 접지단(GND) 사이에 연결된 저항(81), 상기 제12 NMOS 트랜지스터(42)의 소오스에 걸리는 전압을 반전시키는 제4 인버터(64) 및 상기 제4 인버터(64)의 출력을 반전시키는 제5 인버터(65)로 구성된다. 상기 제9 NMOS 트랜지스터(39)의 드레인에 전원 전압(VCC)이 인가되고, 상기 제5 인버터(65)로부터 상기 고전압 신호(ΦHVCC)가 발생된다.FIG. 2 is a circuit diagram of a high voltage generation circuit for generating the high voltage signal Φ HVCC shown in FIG. 1. Referring to FIG. 2, each of the high voltage generation circuit 71 includes ninth through twelfth NMOS transistors 39, 40, 41, and 42, and a twelfth NMOS transistor having gates and drains connected thereto, and respective sources and drains connected thereto. A resistor 81 connected between the source of the 42 and the ground terminal GND, the fourth inverter 64 and the fourth inverter 64 which invert the voltage applied to the source of the twelfth NMOS transistor 42. And a fifth inverter 65 for inverting the output. A power supply voltage VCC is applied to the drain of the ninth NMOS transistor 39, and the high voltage signal Φ HVCC is generated from the fifth inverter 65.

도 3은 상기 도 2에 도시된 고전압 신호(ΦHVCC)의 파형도이다. 도 3에 도시된 바와 같이 상기 전원 전압(VCC)이 소정의 전압 예컨대 7.5볼트를 초과하면 상기 고전압 신호(ΦHVCC)가 발생한다.3 is a waveform diagram of the high voltage signal Φ HVCC shown in FIG. 2. As shown in FIG. 3, when the power supply voltage VCC exceeds a predetermined voltage, for example, 7.5 volts, the high voltage signal Φ HVCC is generated.

도 4는 상기 도 1에 도시된 퓨즈(13)를 절단하기 위한 신호들의 파형도이다. 도 4를 참조하면, 로우 어드레스 스트로브 신호(RASB)와 칼럼 어드레스 스트로브 신호(CASB) 신호 및 쓰기 인에이블 신호(WEB)가 논리 로우로 액티브된 상태에서 상기 번인 인에이블 신호(ΦWCBR)와 상기 고전압 신호(ΦHVCC)가 논리 하이로 액티브되면 상기 퓨즈(13)에는 전류(If)가 흘러서 상기 퓨즈(13)는 절단된다.4 is a waveform diagram of signals for cutting the fuse 13 shown in FIG. 1. Referring to FIG. 4, the burn-in enable signal Φ WCBR and the high voltage signal in a state in which a row address strobe signal RASB, a column address strobe signal CASB signal, and a write enable signal WEB are active in a logic low state. When Φ HVCC is active at logic high, current If flows through the fuse 13, and the fuse 13 is blown.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상술한 바와 같이 본 발명의 반도체 메모리 장치의 번인 스트레스 체크 회로에 따르면, 반도체 메모리 장치에 번인 스트레스 테스트가 진행되고 있는지 또는 진행되었는지 진행되지않았는지를 확인할 수가 있다.As described above, according to the burn-in stress check circuit of the semiconductor memory device of the present invention, it is possible to confirm whether or not the burn-in stress test is being performed on the semiconductor memory device.

Claims

fuse; A power supply unit connected to one end of the fuse to supply power to the fuse; A fuse controller connected to the other end of the fuse and cutting the fuse in response to a control signal; A fuse detector connected to the other end of the fuse and detecting whether the fuse is cut in response to a fuse detection signal; And an input unit connected to the fuse detector and activated in response to an output of the fuse detector.