KR19990005968A

KR19990005968A - Interface between physical layers of an asynchronous transfer mode (ATM) exchange

Info

Publication number: KR19990005968A
Application number: KR1019970030190A
Authority: KR
Inventors: 권수영
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-25
Also published as: KR100238403B1

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

비동기 전송모드 시스템Asynchronous Transfer Mode System

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

일반적인 비동기 전송모드(ATM) 교환기의 물리계층에서 표준이 아닌 비표준의 전송속도를 가진 물리계층과 접속하여 데이터를 송수신할 수 없는 단점을 해결하고자 하는 것이다.In the physical layer of the general Asynchronous ATM (ATM) exchange to solve the disadvantage that can not transmit and receive data by connecting to the physical layer having a non-standard transmission rate than the standard.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

표준 전송모드의 물리계층으로부터 수신된 데이터를 비표준 전송속도의 선로로 송신할 수 있도록 송신신호를 정합해주는 송신 신호 정합부(100)와; 상기 송신 신호 정합부(100)의 데이터 전송시 바이트수를 카운팅하는 바이트 카운터부(200)와; 선로로부터 수신되는 데이터를 상위의 물리계층으로 전송시 발생하는 수신데이터 발생신호(RDval)와 제1 및 제2 수신 준비 완료 신호(RLoad)(RDAL)를 입력받은 후 제1 및 제2 수신준비 완료신호(RLoad)(RDAL)를 발생하여 비표준 전송속도의 선로로부터 수신된 데이터를 표준 전송속도의 물리계층으로 전송하도록 하는 수신 신호 정합부(300)와; 상기 수신 신호 정합부(300)의 데이터 수신시 발생하는 수신데이터 발생신호(RDval)와 상기 송신신호 정합부(100)내 송신준비신호(TRFD)를 입력받아 수신 데이터의 개수를 감지하며 설정된 일정시간동안 셀이 수신되지 않으면 셀헤더 카운터부(500)로 수신데이터가 없음을 알리는 수신셀 감지부(400)와; 상기 수신셀 감지부(400)에서 발생된 수신셀 없음 신호와 송신클럭(Tclk)에 따라 아이들(Idle)셀의 생성을 제어하도록 아이들셀 발생신호와 셀헤더 카운터 신호를 발생하는 셀헤더 카운터부(500)와; 상기 셀헤더 카운터부(500)의 제어신호에 따라 아이들 셀과 비표준 전송속도의 선로로부터 수신된 셀을 표준 전송속도의 물리계층에 선택적으로 전송하며 이 셀 전송으로 물리계층에 동기신호를 제공하는 아이들 셀 발생부(600)로 이루어짐을 특징으로 하는 것이다.A transmission signal matching unit 100 for matching transmission signals so as to transmit data received from a physical layer in a standard transmission mode on a line of a non-standard transmission rate; A byte counter unit 200 counting the number of bytes during data transmission of the transmission signal matching unit 100; Completed first and second reception preparation after receiving received data generation signal RDval and first and second reception ready signal RLoad RDAL generated when data received from the line is transmitted to the upper physical layer. A received signal matching unit 300 for generating a signal RLoad (RDAL) to transmit data received from a line having a non-standard transmission rate to a physical layer at a standard transmission rate; Receives the received data generation signal RDval generated when the received signal matching unit 300 receives data and the transmission ready signal TRFD in the transmission signal matching unit 100 to detect the number of received data and set a predetermined time period. A reception cell detector 400 notifying the cell header counter 500 that there is no reception data if the cell is not received during the reception of the cell; A cell header counter unit configured to generate an idle cell generation signal and a cell header counter signal to control generation of an idle cell according to a reception cell no signal generated by the reception cell detection unit 400 and a transmission clock Tclk ( 500); In response to the control signal of the cell header counter 500, an idle cell and a cell received from a line having a non-standard transmission rate are selectively transmitted to a physical layer of a standard transmission rate, and the idle signal provides a synchronization signal to the physical layer by this cell transmission. It is characterized by consisting of the cell generator 600.

4. 발명의 중요한 용도4. Important uses of the invention

비표준 전송 방식 에이티엠(ATM) 교환기의 물리계층간 데이터 전송에 적용되는 것이다.It is applied to data transmission between physical layers of non-standard transmission ATM.

Description

Interface between physical layers of an asynchronous transfer mode (ATM) exchange

본 발명은 서로 상이한 데이터 전송속도를 가진 에이티엠(ATM) 물리계층간에 입출력 신호를 정합해 주도록 하는 인터페이스 장치를 구현함으로써 비동기 전송모드(ATM) 교환기의 라인 인터페이스 모듈에서 비표준의 데이터 전송속도를 가진 물리계층과 접속할 수 있도록 하는 비동기 전송모드(ATM) 교환기의 물리계층간 인터페이스 장치를 제공하고자 하는 것이다.The present invention implements an interface device for matching input / output signals between ATM physical layers having different data rates, thereby enabling physical devices having non-standard data rates in a line interface module of an asynchronous transfer mode (ATM) exchange. It is an object of the present invention to provide an interface device between physical layers of an asynchronous transfer mode (ATM) exchange.

일반적으로 비동기 전송모드(ATM) 교환기의 라인 인터페이스 모듈에서 가입자와 접속을 할 때 표준의 데이터 전송속도를 가진 물리 계층과 접속하여 데이터 송수신을 할 경우 아무런 어려움 없이 통신을 할 수가 있다.In general, when a line interface module of an asynchronous transfer mode (ATM) exchange is connected to a subscriber, it is possible to communicate without any difficulty when connecting to a physical layer having a standard data rate and transmitting and receiving data.

그러나 표준 전송방식의 물리계층과 표준 전송방식의 아닌 비표준 전송방식의 물리계층간에 데이터 송수신을 하고자 할 경우 서로의 입출력 신호가 상이하기 때문에 접속이 되지 않는다.However, when data transmission and reception are performed between the physical layer of the standard transmission method and the physical layer of the non-standard transmission method other than the standard transmission method, since the input / output signals of each other are different, the connection is not made.

따라서 이러한 일반적인 비동기 전송모드(ATM) 교환기의 물리계층은 표준이 아닌 비표준의 전송속도를 가진 물리계층과는 접속을 할 수 없다는 문제가 있었다.Therefore, there is a problem that the physical layer of such a common Asynchronous Transfer Mode (ATM) exchange cannot be connected to a physical layer having a non-standard transmission rate rather than a standard.

또한 표준 전송방식의 물리계층간에만 데이터 전송이 이루어지므로 데이터 전송율이 저하되는 단점도 있었다.In addition, since data transmission is performed only between the physical layers of the standard transmission method, there is a disadvantage in that the data transmission rate is lowered.

이에 본 발명은 상기와 같은 제반 문제점을 해결하고자 하는 것으로, 본 발명은 목적은 비동기 전송모드(ATM) 교환기의 물리계층과 비표준의 전송속도를 가진 물리계층을 접속하여 서로 상이한 전송속도를 가진 물리계층간 데이터 송수신이 가능하도록 하는 비동기 전송모드 교환기의 물리계층간 인터페이스 장치를 제공하는 데 있다.Accordingly, the present invention is to solve the above problems, the object of the present invention is to connect the physical layer of the asynchronous transfer mode (ATM) switch and the physical layer having a non-standard transmission rate between physical layers having different transmission rates An object of the present invention is to provide an inter-physical layer interface device of an asynchronous transmission mode switch that enables data transmission and reception.

이러한 본 발명의 목적을 달성하기 위한 기술적인 수단은,Technical means for achieving the object of the present invention,

표준 전송속도의 물리계층으로부터 수신된 데이터를 비표준 전송속도의 선로로 송신할 수 있도록 송신신호를 정합해주는 송신 신호 정합부와; 상기 송신 신호 정합부의 데이터 전송시 바이트수를 카운팅하는 바이트 카운터부와; 선로로부터 수신되는 데이터를 상위의 물리계층으로 전송시 발생하는 수신데이터 발생신호(RDval)와 제1 및 제2 수신 준비 완료 신호(RLord)(RDAL)를 입력받은 후 제1 및 제2 수신준비 완료신호(RLoad)(RDAL)를 발생하여 비표준 전송속도의 선로로부터 수신된 데이터를 표준 전송속도의 물리계층으로 전송하도록 하는 수신 신호 정합부와; 상기 수신 신호 정합부의 데이터 수신시 발생하는 수신데이터 발생신호(RDval)와 상기 송신신호 정합부내 송신준비신호(TRFD)를 입력받아 수신 데이터의 개수를 감지하며 설정된 일정시간동안 셀이 수신되지 않으면 셀헤더 카운터부로 수신데이터가 없음을 알리는 수신셀 감지부와; 상기 수신셀 감지부에서 발생된 수신셀 없음 신호와 송신클럭(Tclk)에 따라 아이들(Idle)셀의 생성을 제어하도록 아디들셀 발생신호와 셀헤더 카운트 신호를 발생하는 셀헤더 카운터부와; 상기 셀헤더 카운터부의 제어신호에 따라 아이들셀과 비표준 전송속도의 선로로부터 수신된 셀을 표준 전송속도의 물리계층에 선택적으로 전송하며 이 셀 전송으로 물리계층에 동기신호를 제공하는 아이들 셀 발생부로 이루어진다.A transmission signal matching unit for matching a transmission signal to transmit data received from a physical layer of a standard transmission rate on a line of a non-standard transmission rate; A byte counter unit for counting the number of bytes during data transmission of the transmission signal matching unit; After receiving the received data generation signal RDval and the first and second ready signal RRLD RDAL generated when the data received from the line is transmitted to the upper physical layer, the first and second reception ready are completed. A reception signal matching unit generating a signal RLoad (RDAL) to transmit data received from a line having a non-standard transmission rate to a physical layer at a standard transmission rate; Receives the received data generation signal RDval generated when receiving the data of the received signal matching unit and the transmission ready signal TRFD in the transmission signal matching unit, and detects the number of received data. A reception cell detection unit for notifying the counter that there is no reception data; A cell header counter unit configured to generate an admitted cell generation signal and a cell header count signal to control generation of an idle cell according to a reception cell no signal generated by the reception cell detection unit and a transmission clock Tclk; According to the control signal of the cell header counter unit, an idle cell and a cell received from a line having a non-standard transmission rate are selectively transmitted to a physical layer at a standard transmission rate, and the idle cell generator is configured to provide a synchronization signal to the physical layer through this cell transmission. .

이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, described in detail with reference to the accompanying drawings of the present invention.

도 1은 본 발명에 의한 비동기 전송모드(ATM) 교환기의 물리계층간 인터페이스 장치 블록 구성도,1 is a block diagram of a physical layer interface device of an asynchronous transfer mode (ATM) switch according to the present invention;

도 2는 도1의 송신 신호 정합부 입출력 신호 타이밍도,2 is a timing diagram of an input / output signal of a transmission signal matching unit of FIG. 1;

도 3은 도1의 수신 신호 정합부 입출력 신호 타이밍도,3 is a timing diagram of an input / output signal of a reception signal matching unit of FIG. 1;

도 4는 도1의 각부 상세 회로도.4 is a detailed circuit diagram of each part of FIG. 1;

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 송신 신호 정합부, 200 : 바이트 카운터부, 300 : 수신 신호 정합부, 400 : 수신 셀 감지부, 500 : 셀 헤더 카운터부, 600 : 아이들 셀 발생부100: transmission signal matching unit, 200: byte counter unit, 300: reception signal matching unit, 400: reception cell detection unit, 500: cell header counter unit, 600: idle cell generation unit

도 1은 본 발명에 의한 비동기 전송모드 교환기의 물리계층간 인터페이스 장치 블록 구성도이다.1 is a block diagram of a physical layer interface device of the asynchronous transmission mode switch according to the present invention.

도시된 바와 같이, 상위의 물리계층에서 선로쪽으로 데이터를 전송시 발생하는 첫번째 바이트 신호(sys-out)와 송신 클럭(Tclk)을 받아들인 후 송신데이터 발생신호(TDval)와 송신준비신호(TRFD)를 발생하여 표준 전송속도의 물리계층으로부터 수신된 데이터를 비표준 전송속도의 선로로 전송될 수 있도록 하는 송신 신호 정합부(300)와; 상기 송신 신호 정합부(100)의 데이터 전송시 바이트수를 카운팅하는 바이트 카운터부(200)와; 선로로부터 수신되는 데이터를 상위의 물리계층으로 전송시 발생하는 수신데이터 발생신호(RDval)와 제1 및 제2 수신 준비 완료 신호(RLord)(RDAL)를 입력받은 후 제1 및 제2 수신준비 완료신호(RLoad)(RDAL)를 발생하여 비표준 전송속도의 선로로부터 수신된 데이터를 표준 전송속도의 물리계층으로 전송하도록 하는 수신 신호 정합부(300)와; 상기 수신 신호 정합부(300)의 데이터 수신시 발생하는 수신데이터 발생신호(RDval)와 상기 송신신호 정합부(100)내 송신준비신호(TRFD)를 입력받아 수신 데이터의 개수를 감지하며 설정된 일정시간동안 셀이 수신되지 않으면 셀헤더 카운터부(500)로 수신데이터가 없음을 알리는 수신셀 감지부(400)와; 상기 수신셀 감지부(400)에서 발생된 수신셀 없음 신호와 송신클럭(Tclk)에 따라 아이들(Idle)셀의 생성을 제어하도록 아디들셀 발생신호와 셀헤더 카운트 신호를 발생하는 셀헤더 카운터부(500)와; 상기 셀헤더 카운터부(500)의 제어신호에 따라 아이들셀과 비표준 전송속도의 선로로부터 수신된 셀을 표준 전송속도의 물리계층에 선택적으로 전송하며 이 셀 전송으로 물리계층에 동기신호를 제공하는 아이들 셀 발생부(600)로 구성된다.As shown, after receiving the first byte signal (sys-out) and the transmission clock (Tclk) generated when transmitting data from the upper physical layer to the line, the transmission data generation signal (TDval) and the transmission ready signal (TRFD) A transmission signal matching unit 300 for generating data and transmitting the data received from the physical layer of the standard transmission rate to a line of a non-standard transmission rate; A byte counter unit 200 counting the number of bytes during data transmission of the transmission signal matching unit 100; After receiving the received data generation signal RDval and the first and second ready signal RRLD RDAL generated when the data received from the line is transmitted to the upper physical layer, the first and second reception ready are completed. A received signal matching unit 300 for generating a signal RLoad (RDAL) to transmit data received from a line having a non-standard transmission rate to a physical layer at a standard transmission rate; Receives the received data generation signal RDval generated when the received signal matching unit 300 receives data and the transmission ready signal TRFD in the transmission signal matching unit 100 to detect the number of received data and set a predetermined time period. A reception cell detector 400 notifying the cell header counter 500 that there is no reception data if the cell is not received during the reception of the cell; A cell header counter unit for generating an addle cell generation signal and a cell header count signal to control generation of an idle cell according to a reception cell no signal generated by the reception cell detection unit 400 and a transmission clock Tclk. 500; In response to the control signal of the cell header counter 500, an idle cell and a cell received from a line having a non-standard transmission rate are selectively transmitted to a physical layer of a standard transmission rate, and the idle signal providing a synchronization signal to the physical layer by this cell transmission. The cell generator 600 is configured.

상기에서 송신 신호 정합부(100)는, 송신신호 정합부 데이터 동기클럭(TBclk)을 위상반전시켜 송신클럭을 출력하는 제1 위상반전소자(101)와, 상기 위상반전소자(101)를 통한 신호와 제2 위상반전소자(105)의 출력신호를 논리곱하는 제1 논리곱소자(102)와, 상기 바이트 카운터부(200)의 출력신호와 리셋 신호(reset)를 논리곱하는 제2 논리곱소자(103)와, 상기 제2 논리곱소자(103)의 출력신호에 따라 클리어되며 상기 제1 논리곱소자(102)의 출력신호 변화에 동기되어 첫번째 바이트 신호(sys-out)를 저장하는 제1 디플립플롭(D Flip Flop)(104)과, 상기 디플립플롭(104)의 출력신호를 위상반전시켜 상기 제1 논리곱소자(102)의 입력신호로 제공함과 동시에 제3 논리곱소자(107)의 입력신호로 제공하는 제2 위상반전소자(105)와, 상기 첫번째 바이트 신호(sys-out)를 위상반전시키는 제3 위상반전소자(106)와, 상기 제2 및 제3 위상반전소자(105)(106)의 출력신호를 논리곱하는 제3 논리곱소자(107)와, 상기 제2 논리곱소자(103)의 출력신호를 위상반전시키는 제 4 위상반전소자(108)와, 상기 제3 논리곱소자(107)의 출력신호와 제 4 위상반전소자(108)의 출력신호를 논리합하여 송신 데이터 발생신호(TDval)를 출력하는 논리합소자(109)와, 상기 송신신호 정합부 데이터 동기클럭(TBclk)에 동기되어 상기 제1 디플립플롭(104)의 출력신호를 저장하는 제 2 디플립플롭(110)과, 상기 송신신호 정합부 데이터 동기클럭(TBclk)에 동기되어 상기 제2 디플립플롭(110)의 출력신호를 저장하는 제 3 디플립플롭(111)과, 상기 제3 디플립플롭(111)의 출력신호를 위상반전시키는 제5 위상반전소자(112)와, 상기 제2 디플립플롭(110)의 출력신호와 상기 제5 위상반전소자(112)의 출력신호를 부정논리곱하는 부정논리곱소자(113)와, 상기 부정논리곱소자(113)의 출력신호와 리셋신호를 논리곱하는 제4 논리곱소자(114)와, 첫번째 바이트 신호(sys-out)를 서로 논리곱하는 제5 논리곱소자(115)와, 상기 제4 논리곱소자(114)의 출력신호에 따라 프리셋(Preset)되며 상기 제5 논리곱소자(115)에서 출력되는 신호의 클럭킹에 따라 입력신호를 저장하여 송신준비신호(TRFD)로 출력하는 제4 디플립플롭(116)으로 구성된다.In the above-described transmission signal matching section 100, the first phase inversion element 101 for outputting the transmission clock by phase-inverting the transmission signal matching unit data synchronization clock TBclk, and the signal through the phase inversion element 101 And a first AND product 102 for ANDing the output signal of the second phase inversion element 105, and a second AND product for performing an AND operation on the output signal of the byte counter unit 200 and the reset signal (reset). 103 and a first device which is cleared according to the output signal of the second AND product 103 and stores the first byte signal sys-out in synchronization with the change of the output signal of the first AND product 102. The flip-flop 104 and the output signal of the flip-flop 104 are inverted in phase and provided as an input signal of the first logical multiplication device 102, and at the same time, the third logical multiplication device 107. A second phase inversion element 105 for providing an input signal of the third phase and a third phase inversion of the first byte signal sys-out The output of the third logical multiplication device 107 and the second logical multiplication device 103 which logically multiply the output signals of the phase inverting element 106, the second and third phase inverting elements 105 and 106. The fourth phase inversion element 108 which inverts the phase of the signal, the output signal of the third logical product 107 and the output signal of the fourth phase inversion element 108 are ORed together to generate the transmission data generation signal TDval. A second deflip-flop 110 for storing an output signal of the first deflip-flop 104 in synchronization with the output logic matching element 109 and the transmission signal matching unit data synchronization clock TBclk; A third deflip-flop 111 for storing an output signal of the second deflip-flop 110 in synchronization with the signal matching block data synchronization clock TBclk, and an output signal of the third deflip-flop 111; A fifth phase inversion element 112 for phase inversion, an output signal of the second deflip-flop 110, and an output signal of the fifth phase inversion element 112 A negative logical element 113 that performs a negative logic multiplication, a fourth logical multiplication element 114 that logically multiplies the output signal of the negative logical element 113 and a reset signal, and a first byte signal sys-out The input signal is preset according to the multiplication of the fifth logical multiplication device 115 and the output signal of the fourth logical multiplication device 114 and is clocked by the signal output from the fifth logical multiplication device 115. And a fourth deflip-flop 116 which is stored and output as a transmission ready signal TRFD.

또한, 바이트 카운터부(200)는, 더불어 수신셀 감지부(400)는, 수신데이터 발생신호(RDval)와 상기 송신신호 정합부(100)내 송신준비신호(TRFD)를 입력받아 수신데이터 없음을 나타내는 신호를 발생하는 루프(401)로 구성된다.In addition, the byte counter 200, the receiving cell detection unit 400 receives the received data generation signal (RDval) and the transmission ready signal (TRFD) in the transmission signal matching unit 100 to receive no received data. It consists of a loop 401 generating a signal representing.

또한 수신신호 정합부(300)는 , 수신클럭(Rclk)과 상기 리셋신호(reset)를 부정논리곱하여 수신신호 정합부 데이터 동기클럭(RBclk)을 발생하는 부정논리곱소자(301)와, 상기 수신셀 감지부(400)내 루프(401)의 출력신호를 위상반전시키는 제1 위상반전소자(302)와, 상기 수신데이터 발생신호(RDval)와 상기 제1 위상반전소자(302)의 출력신호를 논리곱하는 제1 논리곱소자(303)와, 상기 수신신호 정합부 데이터 동기클럭(RBclk)에 따라 상기 제1 논리곱소자(303)의 출력신호를 저장하여 제1 수신준비 완료신호(RLoad)를 출력하는 제1 디플립플롭(304)과, 상기 제1 논리곱소자(303)의 출력신호를 위상반전시키는 제2 위상반전소자(305)와, 상기 제1 디플립플롭(304)의 출력신호에 따라 프리셋(Preset)되며 상기 제2 위상반전소자(305)에서 출력되는 신호의 클럭킹에 따라 해당 입력데이터를 저장하는 제2 디플립플롭(306)과, 상기 제2 디플립플롭(306)의 출력신호에 따라 클리어되며 상기 수신신호 정합부데이터 동기클럭(RBclk)에 따라 상기 제1 논리곱소자(303)의 출력신호를 저장하는 제3 디플립플롭(307)과, 상기 제1 디플립플롭(304)의 출력신호를 버퍼링하여 제1 수신준비 완료신호(RLoad)를 출력하는 버퍼소자(308)와, 상기 수신셀 감지부(400)내 루프(401)의 출력신호와 상기 송신신호 정합부(100)내 송신준비신호(TRFD)를 논리곱하는 제2 논리곱소자(309)와, 상기 제2 논리곱소자(309)의 출력신호와 상기 제3 디플립플롭(307)의 출력신호를 논리합하여 제2 수신준비 완료신호(RDAL)를 발생하는 논리합소자(310)로 구성된다.In addition, the reception signal matching unit 300 negatively multiplies the reception clock Rclk and the reset signal reset to generate a reception logic matching device 301 for generating a reception signal matching unit data synchronization clock RBclk, and the reception unit. The first phase inversion element 302 which phase-inverts the output signal of the loop 401 in the cell sensing unit 400, the received data generation signal RDval and the output signal of the first phase inversion element 302. The first logical multiplication device 303 to be ANDed and the output signal of the first logical multiplication device 303 are stored according to the reception signal matching unit data synchronization clock RBclk to store the first reception preparation completion signal RLoad. An output first deflip-flop 304, a second phase inversion element 305 for phase-inverting the output signal of the first logical product 303, and an output signal of the first deflip-flop 304 Preset according to the corresponding input data according to the clocking of the signal output from the second phase inversion element 305 The second deflip-flop 306 and the second deflip-flop 306 are cleared according to the output signal of the second de-flop 306 and the first logical multiplication device 303 according to the received signal matching unit data synchronization clock RBclk. A third deflip-flop 307 for storing an output signal of the buffer; a buffer element 308 for buffering the output signal of the first deflip-flop 304 to output a first reception ready signal RLoad; A second AND product 309 for performing an AND operation on the output signal of the loop 401 in the receiving cell detector 400 and the TX ready signal TRFD in the transmit signal matching unit 100, and the second AND product And a logic sum element 310 for generating a second reception preparation completion signal RDAL by logically combining the output signal of the element 309 and the output signal of the third flip-flop 307.

상기에서 셀헤더 카운터부(500)는 , 상기 송신신호 정합부(100)에서 발생되는 송신클럭(Tclk)과 상기 수신신호 정합부(300)내 제2 논리곱소자(309)의 출력신호에 따라 아이들 셀을 생성하도록 제어하는 아이들셀 발생신호와 셀헤더의 바이트수를 카운팅하여 아이들셀 헤더 생성을 제어하는 셀헤더 카운트신호를 발생하는 카운터(501)로 구성된다.The cell header counter 500 is configured according to the transmission clock Tclk generated by the transmission signal matching unit 100 and the output signal of the second logical product element 309 in the reception signal matching unit 300. The counter 501 is configured to generate an idle cell generation signal for controlling generation of an idle cell and a cell header count signal for controlling generation of an idle cell header by counting the number of bytes of the cell header.

또한 아이들셀 발생부(600)는, 상기 셀헤더 카운터부(500)내 카운터(501)에서 발생되는 셀헤더 카운트신호(out-5)와 하이신호를 논리곱하는 논리곱소자(601)와, 상기 셀헤더 카운터부(500)에서 발생되는 클리어신호에 따라 리셋되며 상기 수신신호 정합부(300)에서 발생되는 수신신호 정합부 데이터 동기 클럭(RBclk)에 동기되어 상기 논리곱소자(601)의 출력신호를 제1, 제3, 제5, 제7 입력데이터로 받아들여 제1, 제3, 제5, 제7 출력데이터로 출력하는 8진 디플립플롭(602)과, 선로의 수신데이터 중 첫번째 비트(RDATA0)와 상기 8진 디플립플롭(602)에서 출력된 제1 출력데이터를 논리합하여 상위 물리계층으로 전송될 데이터의 제1 비트(RD0)를 출력하는 제1 논리합소자(603)와, 상기 선로의 수신데이터 중 두번째 비트(RDATA1)와 접지된 로우신호를 논리합하여 상기 물리계층으로 전송될 데이터의 제2 비트(RD1)를 출력하는 제2 논리합소자(604)와, 상기 제1 논리합소자(603)와 동일한 방법으로 상기 8진 디플립플롭(602)에서 출력된 제3, 제5, 제7 출력데이터와 상기 선로의 수신데이터 중 세번째, 다섯번째, 일곱번째 비트(RDATA2)(RDATA4)(RDATA6)를 각각 논리합하여 상기 물리계층으로 전송될 데이터의 제3, 제5, 제7 비트(RD2)(RD4)(RD6)를 출력하는 제3, 제5, 제7 논리합소자(605)(607)(609)와, 상기 제2 논리합소자(604)와 동일한 방법으로 상기 선로의 수신데이터 중 네번째, 여섯번째, 여덟번째 비트(RDATA3)(RDATA5)(RDATA7)와 접지된 로우신호를 각각 논리합하여 상기 물리계층으로 전송될 데이터의 제4, 제6, 제8 비트(RD3)(RD5)(RD7)를 출력하는 제4, 제6, 제8 논리합소자(606)(608)(610)를 구비한다.In addition, the idle cell generator 600 may include a logical multiplication element 601 for performing an AND operation on the cell header count signal out-5 and the high signal generated by the counter 501 in the cell header counter 500. The output signal of the logical product element 601 is reset in accordance with the clear signal generated by the cell header counter 500 and is synchronized with the received signal matcher data synchronization clock RBclk generated by the received signal matcher 300. Is the first, third, fifth, and seventh input data, and an octal de-flip-flop 602 for outputting the first, third, fifth, and seventh output data, and the first bit of the received data of the line. A first logical sum element 603 for outputting a first bit RD0 of data to be transmitted to an upper physical layer by ORing the RDATA0 and the first output data output from the octal deflip-flop 602; The second bit RDATA1 of the received data of the line and the grounded low signal are ORed to the physical layer. A second logic sum element 604 for outputting a second bit RD1 of data to be transmitted; and a third and a second outputted from the octal def flip-flop 602 in the same manner as the first logic sum element 603. The third, fifth, and seventh bits of data to be transmitted to the physical layer by ORing the third, fifth, and seventh bits RDATA2, RDATA4, and RDATA6 of the fifth and seventh output data and the received data of the line, respectively. Receiving the line in the same manner as the third, fifth, and seventh logic sum elements 605, 607 and 609, which output bits RD2, RD4 and RD6, and the second logic sum element 604. The fourth, sixth, and eighth bits RD3 and RD5 of the data to be transmitted to the physical layer by logically combining the fourth, sixth, and eighth bits RDATA3, RDATA5, and RDATA7 among the data, respectively. Fourth, sixth, and eighth logic-junction elements 606, 608, and 610 for outputting RD7).

이와 같이 구성된 비동기 전송모드(ATM) 교환기의 물리계층간 인터페이스 장치의 작용을 첨부한 도면에 의거 설명하면 다음과 같다.Referring to the accompanying drawings, the operation of the physical layer interface device of the asynchronous transfer mode (ATM) exchange configured as described above is as follows.

먼저, 표준 전송속도의 물리계층에서 비표준 전송속도를 가진 선로쪽으로 데이터를 전송하는 경우를 설명하면, 제1 위상반전소자(102)는 송신신호로 정합부 데이터 동기 클럭(TBclk)을 위상반전시켜 도2의 (A)와 같이 송신클럭(Tclk)으로 출력하게 된다. 그러면 제1 논리곱소자(102)는 상기 송신클럭(Tclk)과 제2 위상반전소자(105)의 출력신호를 논리곱한다. 그러면 제1 디플립플롭(104)은 제1 논리곱소자(102)에서 출력된 신호의 클럭킹에 동기되어 첫번째 바이트 신호(sys-out)를 도2의(B)와 같이 로우신호에서 하이신호로 출력하게 된다. 제2 위상반전소자(105)는 제1 디플립플롭(104)의 출력신호를 위상반전시켜 로우신호로 출력하게 된다. 또한 제3 위상반전소자(106)는 상기 첫번째 바이트 신호(sys-out)를 위상반전시켜 로우신호로 출력하며, 이에 제3 논리곱소자(107)는 제2 및 제3 위상반전소자(105)(106)의 출력신호를 논리곱하여 로우신호로 발생하게 된다. 그리하여 논리합소자(109)는 제3 논리합소자(107)의 출력신호에 의해 도2의 (D)와 같이 송신데이터 발생신호(TDval)를 로우신호로 발생하게 된다.First, a case in which data is transmitted from a physical layer having a standard transmission rate toward a line having a non-standard transmission rate will be described. The first phase shift device 102 may phase-match the matching data synchronization clock TBclk with a transmission signal. As shown in 2 (A), it is output to the transmission clock Tclk. The first logical multiplication device 102 then multiplies the output signal of the transmission clock Tclk by the second phase shifting device 105. The first flip-flop 104 then synchronizes the first byte signal sys-out from the low signal to the high signal as shown in FIG. Will print. The second phase inversion element 105 inverts the output signal of the first flip-flop 104 and outputs it as a low signal. In addition, the third phase shifter 106 inverts the first byte signal (sys-out) as a low signal and outputs it as a low signal. Thus, the third logical multiplication device 107 performs the second and third phase shifter 105. The output signal of 106 is logically multiplied to generate a low signal. Thus, the logic sum element 109 generates the transmission data generation signal TDval as a low signal by the output signal of the third logic sum element 107 as shown in FIG.

또한 첫번째 바이트 신호(sys-out)를 논리곱하는 제5 논리곱소자(115)는 하이신호를 출력하며, 이에 제4 디플립플롭(116)은 제5 논리곱소자(115)에서 출력된 신호의 클럭킹에 동기되어 접지된 로우신호를 래치한 후 송신준비신호(TRFD)를 로우신호로 출력하게 된다.In addition, the fifth logical multiplication device 115 that performs an AND operation on the first byte signal sys-out outputs a high signal. Thus, the fourth de-flip-flop 116 is configured to determine the output of the signal output from the fifth logical multiplication device 115. After latching the grounded low signal in synchronization with clocking, the transmission ready signal TRFD is output as a low signal.

더불어 제2 디플립플롭(110)은 상기 송신신호 정합부 데이터 동기클럭(TBclk)에 동기되어 상기 제1 디플립플롭(104)의 출력신호를 저장하며 이와 동시에 상기 송신신호 정합부 데이터 동기 클럭(TBclk)에 동기된 제3 디플립플롭(111)이 제2 디플립플롭(110)에서 출력된 전상태의 신호를 저장하게 된다, 그러면 제5 위상반전소자(112)는 제3 디플립플롭(111)의 출력신호를 위상반전시키게 된다. 이에 부정논리곱소자(113)는 제2 디플립플롭(110)의 출력신호와 제5 위상반전소자(112)의 출력신호를 부정논리곱하여 로우신호를 출력하게 된다. 즉 첫번째 바이트신호(sys-out)에 상승에지 발생시 부정논리곱소자(113)는 로우신호를 출력하게 되는 것이다. 이러한 부정논리곱소자(113)는 출력신호를 제4 논리곱소자(114)의 입력신호로 제공함과 동시에 바이트 카운터부(200)내 제1 및 제2 카운터(201)(206)의 로드신호로 제공하게 된다.In addition, the second deflip-flop 110 stores the output signal of the first deflip-flop 104 in synchronization with the transmission signal matching unit data synchronization clock TBclk, and at the same time, the transmission signal matching unit data synchronization clock ( The third deflip-flop 111 in synchronization with TBclk stores the signal of the entire state output from the second deflip-flop 110. Then, the fifth phase shift element 112 stores the third deflip-flop ( The output signal of 111) is reversed. The negative logical element 113 negatively multiplies the output signal of the second flip-flop 110 and the output signal of the fifth phase inversion element 112 to output a low signal. That is, when a rising edge occurs in the first byte signal sys-out, the negative logical element 113 outputs a low signal. The negative logical element 113 provides an output signal as an input signal of the fourth logical multiplication element 114 and at the same time serves as a load signal of the first and second counters 201 and 206 in the byte counter unit 200. Will be provided.

이리하여 바이트 카운터부(200)내 제1 및 제2 카운터(201)(206)는 송신신호 정합부(100)내 부정논리곱소자(113)의 출력신호에 의해 초기 데이터를 로드하게 되며, 제1 카운터(201)는 송신신호 정합부 데이터 동기클럭(TBclk)에 동기되어 카운팅을 시작하게 되고 제2 카운터(206)는 하이신호인 첫번째 바이트신호(sys-out)에 의해 동작하지 않게 된다. 그 후 제1 카운터(201)가 계속 카운팅을 하여 리플 캐리신호(RC0)를 하이신호로 발생하게 되면, 디플립플롭(205)은 송신클럭(Tclk)에 동기되어 상기 리플 캐리 신호(RC0)를 래치한 후 제2 카운터(206)를 동작하게 한다. 이리하여 제2 카운터(206)는 카운팅을 시작하게 되는 것이다.Thus, the first and second counters 201 and 206 in the byte counter unit 200 load initial data by the output signal of the negative logical element 113 in the transmission signal matching unit 100. The first counter 201 starts counting in synchronization with the transmission signal matching unit data synchronization clock TBclk, and the second counter 206 does not operate by the first byte signal sys-out which is a high signal. After that, when the first counter 201 keeps counting to generate the ripple carry signal RC0 as a high signal, the deflip-flop 205 synchronizes the ripple carry signal RC0 with the transmission clock Tclk. After latching, the second counter 206 is operated. In this way, the second counter 206 starts counting.

이후 제1 카운터(201)에서 제1 및 제2 카운트신호를 각각 로우신호로, 제3 카운트신호는 하이신호로, 제4 카운트신호는 로우신호로 출력하며, 동시에 제2 카운터(206)에서 제1 및 제2 카운트신호를 각각 하이신호로 출력하면, 부정논리곱소자(207)는 로우신호를 출력하게 된다. 그러면 송신신호 정합부(100)내 제2 논리곱소자(103)는 리셋신호(reset)와 상기 부정논리곱소자(207)의 출력신호를 논리곱하여 송신신호 정합부(100)내 제1 디플립플롭(104)을 리셋시키며, 이와 동시에 제4 위상반전소자(108)의 입력신호로 제공하게 된다. 논리합소자(109)는 제4 위상반전소자(108)의 출력신호에 의해 도2의 (D)와 같이 송신데이터 발생신호(TDval)를 하이신호로 출력하게 된다.Thereafter, the first counter 201 outputs the first and second count signals as a low signal, the third count signal as a high signal, and the fourth count signal as a low signal, and at the same time, the second counter 206 When the first and second count signals are output as high signals, respectively, the negative logic element 207 outputs a low signal. Then, the second logical multiplication device 103 in the transmission signal matching unit 100 logically multiplies the reset signal by the reset signal and the output signal of the negative logical multiplication device 207 to thereby deflect the first deflection in the transmission signal matching unit 100. The flop 104 is reset and provided at the same time as the input signal of the fourth phase inversion element 108. The logic sum element 109 outputs the transmission data generation signal TDval as a high signal as shown in FIG. 2D by the output signal of the fourth phase inversion element 108.

또한 제4 논리곱소자(114)는 리셋신호(reset)와 상기 송신신호 정합부(100)내 부정논리곱소자(113)의 출력신호를 논리곱하여 그 결과치로 제4 디플립플롭(116)을 프리셋시켜 도2의 (C)와 같이 송신준비신호(TRFD)를 하이신호로 출력하게 된다.In addition, the fourth logical multiplication device 114 performs a logical multiplication on the reset signal and the output signal of the negative logical multiplication device 113 in the transmission signal matching unit 100 and results in the fourth deflip-flop 116 as a result. By presetting, the transmission preparation signal TRFD is output as a high signal as shown in FIG.

즉, 바이트 카운터부(200)는 표준 전송속도의 물리계층으로부터 수신될 셀이 비표준 전송속도의 선로로 전송되는 동안 그 셀의 바이트를 카운팅하게 된다. 그리하여 도2의 (B)와 같이 첫번째 바이트 신호(sys-out)는 선로로 셀의 첫번째 바이트가 전송되는 동안에만 하이신호로 발생되면 송신데이터 발생신호(TDval)는 도2의 (D)와 같이 53바이트의 셀이 모두 전송되는 동안 로우신호로 유지되는 것이다. 또한 송신준비신호(TRFD)는 첫번째 바이트 신호(sys-out)에 상승에지 발생시 로우신호로 출력되어 송신 준비 완료를 나타냈다가 곧 프리셋되어 하이신호를 발생하게 되는 것이다.That is, the byte counter unit 200 counts the bytes of the cell while the cell to be received from the physical layer of the standard transmission rate is transmitted to the line of the non-standard transmission rate. Thus, when the first byte signal sys-out is generated as a high signal only while the first byte of the cell is transmitted to the line as shown in FIG. 2B, the transmission data generation signal TDval is as shown in FIG. All 53-byte cells remain low during transmission. In addition, the transmission ready signal TRFD is outputted as a low signal when a rising edge occurs in the first byte signal sys-out, indicating completion of transmission preparation, and is preset to generate a high signal.

이러한 동작으로 바이트 카운터부(200)에서 비표준 전송속도의 선로로 송신되는 에이티엠 셀의 바이트를 카운팅하며 송신 신호 정합부(100)에서 에이티엠 셀 송신을 위한 해당 신호를 발생하여 비표준 전송속도의 선로로 53바이트의 셀을 송신하게 되는 것이다.In this operation, the byte counter 200 counts the bytes of the AT cells transmitted by the non-standard transmission line, and the transmission signal matching unit 100 generates a corresponding signal for transmitting the AT cells by using the non-standard transmission line. The 53-byte cell is transmitted.

다음으로 비표준 전송속도의 선로로부터 수신한 데이터를 표준 전송속도의 상위 물리계층으로 전송하는 경우를 설명하면, 수신신호 정합부(300)내 부정논리곱소자(301)는 수신클럭(Rclk)과 상기 리셋신호(reset)를 부정논리곱하여 수신신호 정합부 데이터 동기클럭(RBclk)을 발생한다. 그리고 수신데이터 발생신호(RDval)를 하이신호로 액티브시키며, 수신셀 감지부(400)내 루프(401)는 수신데이터 발생신호(Rdval)와 상기 송신신호 정합부(100)내 송신준비신호(TRFD)를 입력받아 선로로부터 수신되는 셀을 검사하다가 셀의 수신을 감지하고 수신셀이 없음을 나타내는 신호를 로우신호로 출력하게 된다.Next, when the data received from the line of the non-standard transmission rate is transmitted to the upper physical layer of the standard transmission rate, the negative logical element 301 in the reception signal matching unit 300 is the reception clock (Rclk) and the The reset signal reset is negatively multiplied to generate a reception signal matching unit data synchronization clock RBclk. Then, the received data generation signal RDval is activated as a high signal, and the loop 401 in the reception cell detector 400 receives the received data generation signal Rdval and the transmission ready signal TRFD in the transmission signal matching unit 100. After receiving), it checks the cell received from the line, detects the reception of the cell, and outputs a signal indicating that there is no receiving cell as a low signal.

그러면 제1 위성반전소자(302)는 상기 수신셀 감지부(400)내 루프(401)의 출력신호를 위상반전시키며, 이에 제1 논리곱소자(303)는 상기 수신데이터 발생신호(RDval)와 제1 위상반전소자(302)의 출력신호를 논리곱하여 그 결과치로 하이신호를 발생한다. 그러면 제1 디플립플롭(304)은 부정논리곱소자(301)에서 출력되는 신호의 클럭킹에 따라 제1 논리곱소자(303)의 출력신호를 래치하여 버퍼소자(308)로 전달하며, 버퍼소자(308)는 제1 수신준비 완료신호(RLoad)를 도3의 (D)와 같이 하이신호로 출력한다. 이리하여 제3 디플립플롭(307)은 부정논리곱소자(301)에서 출력되는 신호의 클럭킹에 동기되어 제1 논리곱소자(303)의 출력신호를 래치한다. 또한 제2 논리곱소자(309)는 수신셀 감지부(400)내 루프(401)에서 출력되는 신호와 송신신호 정합부(100)에서 발생되는 송신준비신호(TRFD)를 논리곱하여 그 결과치로 로우신호를 출력한다. 그러면 논리합소자(310)는 제3 디플립플롭(307)의 출력신호와 제2 논리곱소자(309)의 출력신호를 논리합하여 도3의 (C)와 같이 제2 수신준비 완료신호(RDAL)를 하이신호로 출력하게 되는 것이다.Then, the first satellite inverting element 302 phase-inverts the output signal of the loop 401 in the receiving cell detecting unit 400, so that the first logical multiplication device 303 is connected to the received data generation signal RDval. The output signal of the first phase inversion element 302 is ANDed to generate a high signal as a result. Then, the first flip-flop 304 latches the output signal of the first logical multiplication device 303 to the buffer device 308 according to the clocking of the signal output from the negative logical multiplication device 301, and transmits the buffer device to the buffer device 308. 308 outputs the first reception preparation completion signal RLoad as a high signal as shown in FIG. Thus, the third flip-flop 307 latches the output signal of the first logical multiplication device 303 in synchronization with the clocking of the signal output from the negative logical multiplication device 301. In addition, the second AND device 309 logically multiplies the signal output from the loop 401 in the reception cell detector 400 and the transmission ready signal TRFD generated by the transmission signal matching unit 100, and then lowers the result to a result value. Output the signal. The logical sum device 310 then logically sums the output signal of the third deflip-flop 307 and the output signal of the second logical multiplication device 309 to complete the second reception preparation completion signal RDAL as shown in FIG. Is output as a high signal.

이에 셀헤더 카운터부(500)내 카운터(501)는 송신클럭(Tclk)과 수신신호 정합부(300)내 제2 논리곱소자(309)의 출력신호를 받아들인 후 아이들셀 발생신호를 로우신호로 출력하여 비표준 전송속도를 가진 선로로부터 수신된 데이터가 표준 전송속도를 가진 물리계층으로 전송되도록 한다.The counter 501 in the cell header counter unit 500 receives the output signal of the second logical multiplication device 309 in the transmission clock Tclk and the reception signal matching unit 300 and then sets the idle cell generation signal to a low signal. The data received from the line with the non-standard transmission rate is transmitted to the physical layer with the standard transmission rate.

이리하여 아이들 셀 발생부(600)내 8진 디플립플롭(602)은 셀헤더 카운터부(500)내 카운터(501)에서 출력되는 클리어 신호에 의해 리셋되어 모든 출력신호를 로우신호로 출력하게 된다. 그리하여 비표준 전송속도의 선로로부터 수신된 데이터(RDATA0-RDATA7)는 제1 내지 제8 논리합소자(603-610)를 통해 표준 전송속도를 가진 물리계층으로 전송되는 것이다.Thus, the octal de-flip flop 602 in the idle cell generator 600 is reset by the clear signal output from the counter 501 in the cell header counter 500 to output all output signals as low signals. . Thus, the data RDATA0-RDATA7 received from the line of the non-standard transmission rate is transmitted to the physical layer having the standard transmission rate through the first to eighth logical sum elements 603-610.

한편, 비표준 전송속도의 선로로부터 3개셀분의 수신시간이 지나도록 수신되는 셀이 없으면 수신셀 감지부(400)내 루프(401)는 하이신호를 발생하여 수신셀이 없음을 나타내게 되며, 이에 따라 제1 위상반전소자(302)는 로우신호를 출력한다. 그러면 제1 논리곱소자(303)는 제1 위상반전소자(302)의 출력신호에 의해 로우신호를 출력하게 되면 제1 디플립플롭(304)은 부정논리곱소자(301)로부터 출력되는 신호의 클럭킹에 동기되어 상기 제1 논리곱소자(303)의 출력신호를 래치하여 로우신호를 출력하게 된다. 버퍼소자(308)는 이 로우신호를 버퍼링하여 제1 수신준비 완료신호(RLoad)를 도3의 (D)와 같이 로우신호로 출력하게 되는 것이다.On the other hand, if there is no cell that is received after three cell reception times from the non-standard transmission line, the loop 401 in the receiver cell detecting unit 400 generates a high signal to indicate that there is no receiver cell. The first phase inversion element 302 outputs a low signal. Then, when the first logical multiplication device 303 outputs a low signal by the output signal of the first phase inverting device 302, the first deflip-flop 304 is configured to output a signal output from the negative logical multiplication device 301. In synchronization with clocking, the output signal of the first logical product 303 is latched to output a low signal. The buffer element 308 buffers the low signal to output the first reception preparation completion signal RLoad as a low signal as shown in FIG.

또한 제3 디플립플롭(307)도 상기 부정논리곱소자(301)로부터 출력되는 신호의 클럭킹에 따라 제1 논리곱소자(303)의 출력신호를 래치하여 로우신호를 출력하게 된다. 그리고 수신신호 정합부(300)내 제2 논리곱소자(309)는 송신신호 정합부(100)에서 발생되는 송신준비신호(TRFD)와 수신셀 감지부(400)에서 발생되는 로우신호를 논리곱하여 그 결과치로 수신되는 셀이 없음을 나타내게 된다. 이리하여 논리합소자(310)는 제3 디플립플롭(307)의 출력신호와 제2 논리곱소자(309)의 출력신호를 논리합하여 그 결과치로 도3의 (C)와 같이 제2 수신준비 완료신호(RDAL)를 로우신호로 출력하게 되는 것이다.The third flip-flop 307 also latches an output signal of the first logical multiplication device 303 in response to the clocking of the signal output from the negative logical multiplication device 301 to output a low signal. In addition, the second AND product 309 in the reception signal matching unit 300 logically multiplies the low signal generated by the transmission ready signal TRFD generated by the transmission signal matching unit 100 and the reception cell detection unit 400. The result indicates that no cell is received. Thus, the logical sum element 310 logically sums the output signal of the third deflip-flop 307 and the output signal of the second logical multiplication element 309 and completes the second reception preparation as shown in FIG. The signal RDAL is output as a low signal.

더불어 셀헤더 카운터부(500)내 카운터(501)는 수신신호 정합부(300)내 제2 논리곱소자(309)의 출력신호와 송신신호 정합부(100)의 송신클럭(Tclk)을 받아들인 후 아이들셀이 생성되도록 아이들셀 발생신호를 하이신호로 출력한다. 동시에 카운터(501)는 아이들셀 헤더가 생성되도록 셀헤더 카운트신호를 로우신호로 출력하게 되며 생성되는 아이들 셀의 바이트수를 카운팅하게 된다.In addition, the counter 501 in the cell header counter 500 receives the output signal of the second AND product 309 in the reception signal matching unit 300 and the transmission clock Tclk of the transmission signal matching unit 100. After that, the idle cell generation signal is output as a high signal to generate an idle cell. At the same time, the counter 501 outputs a cell header count signal as a low signal to generate an idle cell header, and counts the number of bytes of the generated idle cell.

그러면 아이들셀 발생부(600)는 비표준 전송속도의 선로로부터 수신된 셀의 경로를 차단하며 표준 전송속도의 물리계층에 동기신호를 제공하기 위해 아이들셀을 생성하게 된다.Then, the idle cell generator 600 blocks the path of the cell received from the line of the non-standard transmission rate and generates an idle cell to provide a synchronization signal to the physical layer of the standard transmission rate.

즉, 아이들셀 발생부(600)내 논리곱소자(601)는 셀헤더 카운트신호와 하이신호를 논리곱하여 그 결과치를 8진 디플립플롭(602)의 제1, 제3, 제5, 제7 입력데이터핀으로 제공한다. 이리하여 8진 디플립플롭(602)은 수신신호 정합부 데이터 동기클럭(RBclk)에 동기되어 논리곱소자(601)를 통한 셀헤더 카운트신호를 래치하여 제1, 제3, 제5, 제7 출력데이터핀으로 출력한다. 이에 제1 내지 제8 논리합소자(603-610)는 8진 디플립플롭(602)에서 출력되는 신호와 접지신호로 각각 로우신호를 출력하여 00000000인 아이들셀 헤더중 1바이트를 생성하게 된다.That is, the AND product 601 in the idle cell generator 600 performs an AND operation on the cell header count signal and the high signal, and the result value is the first, third, fifth, and seventh values of the octal deflipped flop 602. Provided by input data pin. Thus, the octal de-flip-flop 602 latches the cell header count signal through the logical multiplication device 601 in synchronization with the received signal matching unit data synchronization clock RBclk so as to latch the first, third, fifth, and seventh. Output to the output data pin. Accordingly, the first to eighth logic synthes 603 to 610 output one low signal as the signal output from the octal deflip-flop 602 and the ground signal, respectively, to generate one byte of an 00000000 idle cell header.

상기와 같은 동작으로 제1 내지 제8 논리합소자(603-610)는 계속 아이들셀 헤더를 생성하게 되며, 이 동안에 셀헤더 카운터부(500)는 생성되는 아이들셀 헤더의 바이트수를 카운팅하게 된다. 5바이트의 아이들셀 헤더가 생성되면 아이들셀 발생부(600)는 이 아이들셀 헤더에 페이로드를 연결하여 53바이트의 아이들셀을 생성한 후 표준 전송속도를 가진 물리계층으로 전송하여 동기신호로 제공하게 된다.In the above operation, the first to eighth logic elements 603 to 610 continue to generate idle cell headers, during which the cell header counter 500 counts the number of bytes of generated idle cell headers. When a 5-byte idle cell header is generated, the idle cell generator 600 generates a 53-byte idle cell by connecting a payload to the idle cell header and transmits the idle cell to a physical layer having a standard transmission rate to provide a synchronization signal. Done.

한편 생성되는 아이들셀 헤더의 바이트수를 카운팅하던 셀헤더 카운터부(500)는, 5바이트의 아이들셀 헤더가 감지되면 이 5바이트 아이들셀 헤더로 53바이트의 아이들셀이 생성되는 동안에 더미(Dummy) 데이터를 생성하도록 셀헤더 카운트신호를 하이신호로 출력하게 된다.On the other hand, the cell header counter unit 500 counting the number of bytes of the generated idle cell header is a dummy while 53 bytes of idle cells are generated by the 5-byte idle cell header when a 5-byte idle cell header is detected. The cell header count signal is output as a high signal to generate data.

그러면 아이들셀 발생부(600)내 논리곱소자(601)는 하이신호를 출력하여 8진 디플립플롭(602)으로 제공하게 된다. 이에 8진 디플립플롭(602)은 수신신호 정합부 데이터 동기클럭(RBclk)에 동기되어 논리곱소자(601)의 출력신호를 제1, 제3, 제5, 제7 입력데이터핀으로 래치한 후 제1, 제3, 제5, 제7 출력데이터핀으로 출력하게 된다. 이에 따라 53바이트의 아이들셀이 생성되는 동안 제1, 제3, 제5, 제7 논리합소자(603)(605)(607)(609)는 각각 하이신호를 출력하며, 제2, 제4, 제6, 제8 논리합소자(604)(606)(608)(610)는 각각 로우신호를 출력하며 01010101인 더미 데이터를 생성하게 된다.Then, the logical multiplication device 601 in the idle cell generator 600 outputs a high signal to provide the octal def flip-flop 602. Accordingly, the octal de-flip flop 602 latches the output signal of the logical multiplication device 601 with the first, third, fifth, and seventh input data pins in synchronization with the reception signal matching unit data synchronization clock RBclk. Afterwards, the first, third, fifth, and seventh output data pins are output. Accordingly, while the 53-byte idle cell is generated, the first, third, fifth, and seventh logic sum elements 603, 605, 607, and 609 output high signals, respectively. The sixth and eighth logic elements 604, 606, 608, and 610 respectively output low signals and generate dummy data of 01010101.

이리하여 비표준 전송속도의 선로로부터 수신된 셀이 없을 경우 아이들셀 발생부에서 아이들셀을 생성한 후 표준 전송속도의 물리계층으로 전송하여 동기를 찾을 수 있게 하는 것이다.Thus, when no cell is received from the non-standard transmission line, the idle cell generation unit generates an idle cell and transmits it to the physical layer of the standard transmission rate to find synchronization.

이상에서 설명한 바와 같이 본 발명은 서로 상이한 전송속도를 가진 물리계층간 인터페이스 장치를 구현함으로써 표준방식의 비동기 전송모드(ATM) 교환기의 물리계층과 비표준의 전송속도를 가진 물리계층을 접속하여 데이터 송수신이 가능하도록 하는 효과가 있다.As described above, the present invention implements an inter-physical layer interface device having different transmission rates, thereby connecting and transmitting data to and from a physical layer of a non-standard transmission rate (ATM) exchange of standard type. It has the effect of making it work.

또한 비표준 방식의 물리계층간에도 접속을 하여 데이터 송수신을 할 수 있으므로 전체적인 데이터 전송율을 향상시키는 효과가 있다.In addition, since data can be transmitted and received between non-standard physical layers, the overall data rate is improved.

Claims

A transmission signal matching unit 100 for matching transmission signals for transmitting data received from a physical layer of a standard transmission rate to a line of a non-standard transmission rate;

A byte counter unit 200 counting the number of bytes during data transmission of the transmission signal matching unit 100;

After receiving the received data generation signal RDval and the first and second ready signal RRLD RDAL generated when the data received from the line is transmitted to the upper physical layer, the first and second reception ready are completed. A received signal matching unit 300 for generating a signal RLoad (RDAL) to transmit data received from a line having a non-standard transmission rate to a physical layer at a standard transmission rate;

Receives the received data generation signal RDval generated when the received signal matching unit 300 receives data and the transmission ready signal TRFD in the transmission signal matching unit 100 to detect the number of received data and set a predetermined time period. A reception cell detector 400 notifying the cell header counter 500 that there is no reception data if the cell is not received during the reception of the cell;

A cell header counter unit for generating an addle cell generation signal and a cell header count signal to control generation of an idle cell according to a reception cell no signal generated by the reception cell detection unit 400 and a transmission clock Tclk. 500;

In response to the control signal of the cell header counter 500, an idle cell and a cell received from a line having a non-standard transmission rate are selectively transmitted to a physical layer of a standard transmission rate, and the idle signal providing a synchronization signal to the physical layer by this cell transmission. Physical layer interface device of the asynchronous transfer mode (ATM) switch, characterized in that the cell generator 600.

The method according to claim 1, wherein the transmission signal matching unit 100,

The first phase shifter 101 outputs the transmission clock Tclk by phase shifting the data signal clock TBclk of the transmission signal matching unit, and the signal and the second phase shifter 105 that are transmitted through the phase shifter 101. The first AND logic device 102 for ANDing the output signal of DELTA) and the output signal and the reset signal (RESET) of the byte counter unit 200, and the resultant values of the first deflip-flop 104 and the fourth The second logical multiplication device 103 provided to the flip-flop 108 and the output signal of the second logical multiplication device 103 are cleared and synchronized with the change of the output signal of the first logical multiplication device 102. The first flip-flop (D Flip Flop) 104 latching the first byte signal (sys-out) and the output signal of the flip-flop 104 is phase-inverted to A second phase inversion element 105 and the first byte provided as an input signal and provided as an input signal of a third logical multiplication element 107. A third phase inversion element 106 for phase inverting the signal sys-out, a third AND product 107 for ANDing the output signals of the second and third phase inversion elements 105 and 106; And a fourth phase inversion element 108 for phase inverting the output signal of the second logical product element 103, an output signal of the third logical product 107, and an output of the fourth phase inversion element 108. A logic sum element 109 for ORing the signals and outputting a transmission data generation signal TDval, and storing the output signal of the first deflip-flop 104 in synchronization with the transmission signal matching block data synchronization clock TBclk. A third deflip-flop 111 for latching an output signal of the second de-flip-flop 110 in synchronization with the second flip-flop 110 and the transmission signal matching unit data synchronization clock TBclk; The fifth phase inversion element 112 which phase-inverts the output signal of the third deflip-flop 111 and the output signal of the second deflip-flop 110 are in phase with each other. A negative logical element 113 which negatively multiplies the output signal of the fifth phase inversion element 112 and transmits the result to the byte counter 200 and the fourth logical product element 114, and the negative logical element A fourth AND product 114 for ANDing the output signal and the reset signal of 113, a fifth AND device 115 for ANDing the first byte signal sys-out, and the fourth AND product A fourth deflip-flop which is preset according to the output signal of 114 and latches the input signal according to the clocking of the signal output from the fifth logical multiplication device 115 and outputs it as a transmission ready signal TRFD ( 116) physical interface interface device of the asynchronous transfer mode (ATM) switch.

The method according to claim 1, wherein the byte counter unit 200,

Cleared according to the output signal of the first deflip flop 104 in the transmission signal matching section 100 and the initial data is loaded in accordance with the output signal of the negative logical element 113 in the transmission signal matching section 100. A first counter 201 for counting in synchronization with the transmission signal matching unit data synchronization clock TBclk and a first phase inversion device 202 for phase inverting the first count signal output from the first counter 201. And a second phase inversion element 203 for phase inverting the second count signal output from the first counter 201 and a third phase inversion for the fourth count signal output from the first counter 201. A flip-flop 205 for storing a ripple carry signal RCO output from the first counter 201 synchronously with the phase inversion element 204, the transmission clock Tclk, and the transmission signal matching unit ( 100 is cleared according to the output signal of the first deflip-flop 104 and the transmission signal Initial data is loaded according to the output signal of the negative logical element 113 in the call matching unit 100, and operation is controlled according to the output signal of the deflip-flop 205, and the transmission signal matching unit data synchronization clock Tclk The second counter 206 counting according to the following, the output signal of the first and second phase shift elements 202, 203, the third count signal output from the first counter 201 and the third Asynchronous transfer mode (ATM), characterized in that it consists of a negative logic element 207 that negatively multiplies the output signal of the phase inversion element 204 and the first and second count signals output from the second counter 206. ) Physical layer interface device of exchange.

The method according to claim 1, wherein the received signal matching unit 300,

A negative logic element 301 for negatively multiplying a reception clock Rclk and the reset signal reset to generate a reception signal matching unit data synchronization clock RBclk, and an output signal of the reception cell detection unit 400; A first phase inversion element 302 for phase inversion, a first AND product 303 for ANDing the received data generation signal RDval and an output signal of the first phase inversion element 302, and the reception signal A first deflip-flop 304 for storing an output signal of the first logical multiplication device 303 and outputting a first reception ready signal RLoad according to a matching unit data synchronization clock RBclk; The second phase inversion element 305 for inverting the output signal of the logical product 303 and the second phase inversion element are preset according to the output signal of the first flip-flop 304. A second deflip-flop 306 for storing corresponding input data according to the clocking of the signal output from 305; A third deflip-flop 307 that is cleared according to the output signal of the second deflip-flop 306 and stores the output signal of the first logical multiplication device 303 according to the received signal matching part data synchronization clock RBclk. ), A buffer element 308 for buffering the output signal of the first flip-flop 304 to output a first reception ready signal RLoad, and a loop 401 in the reception cell detector 400. And a second logical multiplication device 309 for logically multiplying the output signal of the transmission signal and the transmission ready signal TRFD in the transmission signal matching unit 100, the output signal of the second logical multiplication device 309 and the third deflip. An inter-layer interface device of an asynchronous transfer mode (ATM) exchange, comprising: a logic sum element (310) for generating a second reception ready completion signal (RDAL) by ORing the output signal of the flop (307).

The method according to claim 1, wherein the receiving cell detection unit 400,

Receives the received data generation signal RDval and the transmission ready signal TRFD in the transmission signal matching unit 100 and checks whether there is a received cell. An inter-physical layer interface device of an asynchronous transfer mode (ATM) exchange, characterized by comprising a loop (401) for generating a signal representing.

The method according to claim 1, The cell header counter unit 500,

An idle cell generation signal controlling to generate an idle cell according to a transmission clock Tclk generated by the transmission signal matching unit 100 and an output signal of the second logical multiplication element 309 in the reception signal matching unit 300. And a counter (501) for generating a cell header count signal for controlling idle cell header generation by counting the number of bytes of the cell header.

The method according to claim 1, wherein the idle cell generator 600,

Logical multiplication device 601 for outputting the cell header count signal out-5 by logically multiplying the cell header count signal out-5 and the high signal generated by the cell header counter 500, and matching the received signal. An octal de-flip which outputs data required for generating an idle cell according to an idle cell generation signal generated by the cell header counter 500 and an output signal of the logical multiplication device 601 in synchronization with a sub data synchronization clock RBclk. Receive data to be transmitted to the physical layer of the standard transmission rate by selectively ORing the data received from the flop 602, the pull force signal of the octal de-flop flop 602, the line having a non-standard transmission rate, and the grounded signal. Or first to eighth logical sum elements (603 to 610) for outputting idle cell headers.