KR19990005150A - Impurity layer forming method of semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자 제조 공정에 의해 반도체 소자의 전기적 특성이 파괴되는 것을 방지하기 위한 반도체 메모리 소자의 불순물층 형성방법에 관한 것이다. 게이트 전극이 형성되어 있는 반도체 기판 전면에 제1 도전형의 불순물을 제1 도우즈로 이온주입하여 제1 도전형의 저농도 불순물층을 형성한다. 스페이서를 상기 게이트 전극 측벽에 형성하고, 기판 전면에 제1 도전형의 불순물을 제2 도우즈로 이온주입하여 제1 도전형의 플럭 불순층을 형성한 후, 제1 도전형의 트랜지스터가 형성될 영역에, 제1 도전형의 불순물을 제3 도우즈로 이온주입하여 제1 도전형의 고농도 불순물층을 형성한다. 제1 도전형의 고농도 불순물층이 형성되어 있는 결과물 기판 전면에 층간절연층을 형성한 후, 상기 층간절연층을 선택적으로 식각하여 콘택홀을 형성한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming an impurity layer of a semiconductor memory device for preventing the electrical characteristics of the semiconductor device from being destroyed by the semiconductor device manufacturing process. An impurity layer of the first conductivity type is formed by ion implanting impurities of the first conductivity type into the first dose onto the entire surface of the semiconductor substrate on which the gate electrode is formed. A spacer is formed on the sidewalls of the gate electrode, and a first impurity-type transistor is formed by ion implanting impurities of the first conductivity type into the second dose on the entire surface of the substrate, and then forming a first conductivity type transistor. In the region, an impurity of the first conductivity type is implanted into the region by ion implantation into the third dose to form a high concentration impurity layer of the first conductivity type. After forming the interlayer insulating layer on the entire surface of the resultant substrate having the first conductivity type high concentration impurity layer, the interlayer insulating layer is selectively etched to form contact holes.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자 제조 공정에 의해 반도체 소자의 전기적 특성이 파괴되는 것을 방지하기 위한 반도체 메모리 소자의 불순물층 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming an impurity layer of a semiconductor memory device for preventing the electrical characteristics of the semiconductor device from being destroyed by the semiconductor device manufacturing process.
도 1은 반도체 메모리 소자의 불순물층을 형성하는 종래의 방법을 설명하기 위해 도시한 단면도로서, 특히, 다이나믹 랜덤 억세스 메모리 소자의 셀 영역을 나타낸다.1 is a cross-sectional view for explaining a conventional method of forming an impurity layer of a semiconductor memory device, and particularly shows a cell region of a dynamic random access memory device.
반도체 기판(10)의 비활성영역에 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation; 이하, STI라 칭함) 공정으로 소자분리막(12)을 형성한 후, 게이트 산화막(14)을 형성하고, 그 상부에 게이트 전극 형성물질층과 캡핑층 형성물질층을 형성한 후, 이를 패터닝하여 게이트 전극(16)과 캡핑층(18)을 형성한다. 이후, 상기 게이트 전극(16)이 형성되어 있는 결과물 기판 전면에, 예컨대 N형 불순물을 저농도로 도우프하여 트랜지스터의 소오스(19) 및 드레인(20)을 형성한다. 이어서, 상기 게이트 전극(16)의 측벽에 스페이서(20)를 형성하고, 절연물질을 도포하여 층간절연층(22)을 형성한 후, 사진식각 공정을 행하여 트랜지스터의 소오스(19) 및 드레인(20)을 노출시키는 콘택홀(24)을 형성한다.After the isolation layer 12 is formed in a shallow trench isolation process (hereinafter, referred to as STI) in the inactive region of the semiconductor substrate 10, the gate oxide layer 14 is formed, and the gate electrode is formed thereon. After forming the forming material layer and the capping layer forming material layer, it is patterned to form the gate electrode 16 and the capping layer 18. Then, the source 19 and the drain 20 of the transistor are formed on the entire surface of the resultant substrate on which the gate electrode 16 is formed, for example, by doping N-type impurities at low concentration. Subsequently, a spacer 20 is formed on sidewalls of the gate electrode 16, an insulating material is applied to form an interlayer insulating layer 22, and then a photolithography process is performed to perform a source 19 and a drain 20 of the transistor. The contact hole 24 exposing) is formed.
이때, 게이트 전극(16)의 측벽에 스페이서(20)를 형성하기 위한 식각 공정 및 상기 콘택홀(24)을 형성하기 위한 식각 공정에 의해, 트랜지스터의 소오스(19) 및 드레인(20)이 형성되어 있는 반도체 기판의 표면을 손상시키게 되는 경우가 있다. 이러한 손상은 소오스(19) 및 드레인(20)의 반도체 기판의 깊이 방향으로의 두께를 얇게 만들어 그들의 면저항을 높이거나, 심할 경우, 소오스(19) 및 드레인(20)을 부분적으로 단락시켜 트랜지스터의 전기적 동작을 완전히 파괴하는 문제를 일으킨다.At this time, the source 19 and the drain 20 of the transistor are formed by an etching process for forming the spacer 20 on the sidewall of the gate electrode 16 and an etching process for forming the contact hole 24. The surface of the semiconductor substrate may be damaged. This damage causes the source 19 and drain 20 to be made thinner in the depth direction of the semiconductor substrate to increase their sheet resistance, or, in severe cases, to partially short the source 19 and drain 20 so as to provide electrical It causes problems that completely destroy the motion.
따라서, 통상, 상기 콘택홀(24)을 형성한 후 트랜지스터의 소오스(19) 및 드레인(20)에 불순물을 재주입하여 (플럭 이온주입 (plug ion implantation) 공정) 언급한 바와 같은 문제를 해결하고자 하고 있다.Accordingly, in order to solve the problems mentioned above, the impurity is re-injected into the source 19 and the drain 20 of the transistor after the contact hole 24 is formed (a plug ion implantation process). Doing.
그러나, 반도체 메모리 소자의 집적도가 증가할수록 하나의 셀이 차지하는 면적은 점점 줄어들고, 콘택홀의 어스펙트 비(aspect ratio)는 점점 커지는 경향이 있다. 도 1의 경우, 콘택홀(24)의 어스펙트 비는 콘택홀의 높이/ 콘택홀의 면적(B/A)으로, 256M DRAM 이상급에서는 A의 크기는 0.05㎛ - 0.1㎛이며, B는 0.8㎛ 수준으로 어스펙트 비는 8.16 정도의 값을 가진다. 이러한 어스펙트 비를 갖는 콘택홀로 7도의 입사각으로 플럭 이온주입 공정을 행하면, 새도윙(showing) 현상에 의해, 주입되는 이온들은 거의 활성 영역, 즉, 도 1의 경우, 소오스(19) 및 드레인(20)에 도달하지 못하게 된다.However, as the degree of integration of semiconductor memory devices increases, the area occupied by one cell gradually decreases, and the aspect ratio of contact holes tends to increase. In the case of FIG. 1, the aspect ratio of the contact hole 24 is the height of the contact hole / area of the contact hole (B / A). In 256M DRAM or higher, the size of A is 0.05 μm to 0.1 μm, and B is 0.8 μm. The aspect ratio has a value of about 8.16. When a floc ion implantation process is performed at a contact angle of 7 degrees with a contact hole having such an aspect ratio, by implantation, ions implanted are almost the active region, i.e., source 19 and drain in FIG. You will not reach 20.
본 발명의 목적은 콘택홀 형성을 위한 식각 공정 시 반도체 기판에 미리 형성되어 있던 저농도 불순물층이 손상되어 소자가 전기적으로 파괴되는 것을 방지하기 위해, 트랜지스터 형성 시, 즉, 게이트 전극의 스페이서를 형성한 후 상기 저농도의 불순물층을 감싸도록 플럭 불순물층을 형성하는 반도체 메모리 소자의 불순물층 형성방법을 제공하는데 있다.An object of the present invention is to form a spacer, that is, when forming a transistor, that is, to prevent the device from being electrically destroyed by damaging the low concentration impurity layer previously formed in the semiconductor substrate during the etching process for forming the contact hole. Then, to provide an impurity layer forming method of a semiconductor memory device to form a floc impurity layer to surround the low concentration impurity layer.
도 1은 반도체 메모리 소자의 불순물층을 형성하는 종래의 방법을 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a conventional method of forming an impurity layer of a semiconductor memory device.
도 2 내지 도 7은 본 발명에 의한 반도체 메모리 소자의 불순물층 형성방법을 공정순서별로 설명하기 위해 도시한 단면도들로서, (a)는 메모리 셀 영역을, (b)는 NMOS 영역을, 그리고 (c)는 PMOS 영역을 나타낸다.2 to 7 are cross-sectional views illustrating a method of forming an impurity layer of a semiconductor memory device according to the present invention, in accordance with a process order, wherein (a) represents a memory cell region, (b) represents an NMOS region, and (c) ) Denotes a PMOS region.
본 발명에 의한 반도체 메모리 소자의 불순물층 형성방법은 게이트 전극이 형성되어 있는 반도체 기판 전면에 제1 도전형의 불순물을 제1 도우즈로 이온주입하여 제1 도전형의 저농도 불순물층을 형성하는 단계, 게이트 전극의 측벽에 스페이서를 형성한 후, 상기 제1 도전형의 저농도 불순물층이 형성되어 있는 기판 전면에 제1 도전형의 불순물을 제2 도우즈로 이온주입하여 제1 도전형의 플럭 불순물층을 형성하는 단계 및 제1 도전형의 트랜지스터가 형성될 영역에 제1 도전형의 불순물을 제3 도우즈로 이온주입하여 제1 도전형의 고농도 불순물층을 형성하는 단계를 포함한다.In the method of forming an impurity layer of a semiconductor memory device according to the present invention, a method of forming a low-concentration impurity layer of a first conductivity type by ion implanting impurities of a first conductivity type into a first dose on an entire surface of a semiconductor substrate on which a gate electrode is formed After the spacer is formed on the sidewall of the gate electrode, the first conductive type impurity is ion implanted into the second dose on the entire surface of the substrate on which the first conductive type low concentration impurity layer is formed. Forming a layer and ion implanting impurities of a first conductivity type into a third dose in a region where a transistor of the first conductivity type is to be formed to form a high concentration impurity layer of a first conductivity type.
상기 제1 도전형의 고농도 불순물층을 형성한 후 층간절연층을 형성하고, 이후, 이를 선택적으로 식각하여 콘택홀을 형성한다. 이때, 상기 콘택홀 형성을 위한 식각 공정에 의해 제1 도전형의 저농도 불순물층이 부분적으로 손상되는 문제가 발생하지만 상기 제1 도전형의 저농도 불순물층을 감싸도록 제1 도전형의 플럭 불순물층이 형성되어 있으므로 소자의 전기적 동작에는 아무런 영향을 미치지 않는다.After forming the first conductivity type high concentration impurity layer, an interlayer insulating layer is formed, and then selectively etched to form a contact hole. In this case, the low-concentration impurity layer of the first conductivity type may be partially damaged by the etching process for forming the contact hole, but the floc impurity layer of the first conductivity type may cover the low-concentration impurity layer of the first conductivity type. Because it is formed, it does not affect the electrical operation of the device.
상기 제1 도전형의 저농도 불순물층은 인(P) 이온을, 1E13 - 3E13의 도우즈로, 20KeV - 60KeV의 에너지로 이온주입하여 형성하고, 상기 제1 도전형의 플럭 불순물층은 인(P) 이온을, 5E12 - 1E14의 도우즈로, 20KeV - 80KeV의 에너지로 이온주입하여 형성하며, 상기 제1 도전형의 고농도 불순물층은 아세닉 이온을 1E15 - 5E15의 도우즈로, 20KeV - 50KeV의 에너지로 이온주입하여 형성한다.The low concentration impurity layer of the first conductivity type is formed by ion implantation of phosphorus (P) ions with a dose of 1E13-3E13 at an energy of 20 KeV-60 KeV, and the floc impurity layer of the first conductivity type is phosphorus (P). ) Ions are formed by ion implantation at a dose of 5E12-1E14 with energy of 20KeV-80KeV, and the first conductive high concentration impurity layer is formed of a dose of 1E15-5E15 and 20KeV-50KeV Formed by ion implantation with energy.
이때, 상기 제1 도전형의 플럭 불순물층을 상기 제1 도전형의 저농도 불순물층을 반도체 기판의 깊이 방향으로 감싸는 모양으로 형성하는 것이 바람직하다.In this case, it is preferable to form the first impurity-type impurity layer in such a manner as to enclose the low-concentration impurity layer of the first conductivity type in the depth direction of the semiconductor substrate.
이하, 첨부한 도면을 참조하여, 본 발명에 의한 반도체 메모리 소자의 불순물층 형성방법을 더욱 자세하게 설명하고자 한다.Hereinafter, an impurity layer forming method of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2 내지 도 6은 본 발명에 의한 반도체 메모리 소자의 불순물층 형성방법을 공정순서별로 설명하기 위해 도시한 단면도들로서, (a)는 메모리 셀 영역을, (b)는 NMOS 영역을, 그리고 (c)는 PMOS 영역을 나타낸다.2 to 6 are cross-sectional views illustrating a method of forming an impurity layer of a semiconductor memory device according to the present invention, in accordance with a process sequence, wherein (a) represents a memory cell region, (b) represents an NMOS region, and (c) ) Denotes a PMOS region.
먼저, 도 2의 (a), (b) 및 (c)는 셀 영역의 게이트 전극(36), NMOS의 게이트 전극(38), PMOS의 게이트 전극(40) 및 제1 도전형의 저농도 불순물층(44)을 형성하는 공정들을 설명하기 위해 도시한 단면도들로서, 이 공정들은, 예컨대 P형의 반도체 기판 (또는 P형의 웰)(30)의 비활성 영역에 활성영역 간 소자의 전기적 분리를 위한 소자분리막(32)을, 예컨대 STI 공정으로 형성하는 제1 단계, 상기 소자분리막(32)이 형성되어 있는 기판 전면에 게이트 산화막(34)을 형성한 후, 셀 영역에는 다결정실리콘과 텅스텐 실리사이드(WSi)가 적층된 구조의 게이트 전극(36)과 이 게이트 전극(36)을 덮는 캡핑층(42)을 형성하고, NMOS 및 PMOS 영역 각각에는 다결정실리콘으로 된 게이트 전극(38 및 40)을 형성하는 제2 단계, 및 상기 게이트 전극들이 형성되어 있는 결과물 기판 전면에, 예컨대 N형의 불순물을 제1 도우즈로 주입하여 제1 도전형의 저농도 불순물층(44)을 형성하는 제3 단계로 진행한다.First, FIGS. 2A, 2B, and 2C show a gate electrode 36 of a cell region, a gate electrode 38 of an NMOS, a gate electrode 40 of a PMOS, and a low concentration impurity layer of a first conductivity type. As cross-sectional views depicting the processes for forming 44, these processes are, for example, devices for electrical isolation of devices between active regions in an inactive region of a P-type semiconductor substrate (or P-type well) 30. In the first step of forming the separator 32 by, for example, an STI process, after the gate oxide layer 34 is formed on the entire surface of the substrate on which the device isolation layer 32 is formed, polycrystalline silicon and tungsten silicide WSi are formed in the cell region. A gate electrode 36 having a stacked structure and a capping layer 42 covering the gate electrode 36, and forming a gate electrode 38 and 40 made of polysilicon in each of the NMOS and PMOS regions. And on the front of the resulting substrate on which the gate electrodes are formed, for example N And by the injection of impurities into the first dose proceeds to a third step of forming a low-concentration impurity layer 44 of the first conductivity type.
이때, 셀 영역의 게이트 전극(36)을 구성하는 상기 다결정실리콘 및 텅스텐 실리사이드는 각각 1,000Å 및 1,500Å 정도의 두께로 형성하고, 상기 캡핑층은 실리콘 나이트라이드를 2,000Å 정도의 두께로 증착하여 형성한다. 또한, 상기 제1 도전형의 저농도 불순물층(44)은 셀 영역 뿐만아니라 NMOS 및 PMOS 영역에도 형성되는데, 본 발명에서는 1E13 - 3E13의 도우즈, 20KeV - 60KeV의 에너지로 인(P)이온을 주입하여 형성한다.In this case, the polysilicon and tungsten silicide constituting the gate electrode 36 of the cell region are formed to have a thickness of about 1,000 kPa and 1,500 kPa, respectively, and the capping layer is formed by depositing silicon nitride to a thickness of about 2,000 kPa. do. In addition, the low-concentration impurity layer 44 of the first conductivity type is formed not only in the cell region but also in the NMOS and PMOS regions. In the present invention, phosphorus (P) ions are implanted with doses of 1E13-3E13 and energy of 20 KeV-60 KeV. To form.
도 3의 (a), (b) 및(c)는 스페이서(46) 및 제1 도전형의 플럭 불순물층(50)을 형성하는 공정들을 설명하기 위해 도시한 단면도들로서, 이 공정들을, 상기 제1 도전형의 저농도 불순물층(44)이 형성되어 있는 반도체 기판 전면에, 예컨대 실리콘 나이트라이드(SiN)를 500Å - 1,000Å 정도의 두께로 도포한 후, 이를 이방성식각함으로써 상기 게이트 전극들(36, 38 및 40)의 각 측벽에 스페이서(46)를 형성하는 제1 단계 및 상기 스페이서(46)가 형성되어 있는 기판 전면에 N형의 불순물, 예컨대 인(P)이온을 5E12 - 1E14의 도우즈, 20KeV - 80KeV의 에너지로 주입하여 셀 영역 뿐만아니라 NMOS 및 PMOS 영역에 제1 도전형의 플럭 불순물층(50)을 형성하는 제2 단계로 진행한다.3 (a), 3 (b) and 3 (c) are cross-sectional views illustrating processes for forming the spacer 46 and the first impurity-type impurity layer 50. For example, silicon nitride (SiN) is applied to the entire surface of the semiconductor substrate on which the low conductivity impurity layer 44 of the first conductivity type is formed to have a thickness of about 500 kPa to 1,000 kPa, and then anisotropically etched to form the gate electrodes 36. A first step of forming a spacer 46 on each sidewall of the 38 and 40, and an N-type impurity such as phosphorus (P) ion on the entire surface of the substrate on which the spacer 46 is formed, a dose of 5E12-1E14, The implantation is performed using energy of 20 KeV-80 KeV to proceed to the second step of forming the first impurity-type impurity layer 50 in the NMOS and PMOS regions as well as the cell region.
이때, 상기 제1 도전형의 플럭 불순물층(50)을 형성하는 이온들은 상기 제1 도전형의 저농도 불순물층(44)을 형성하기 위해 주입되는 이온들의 주입 에너지보다 더 큰 에너지로 주입되므로, 상기 제1 도전형의 플럭 불순물층(50)은 상기 제1 도전형의 저농도 불순물층(44)을 반도체 기판의 깊이 방향으로 감싸는 모양 (도 3 참조)으로 형성된다.In this case, since the ions forming the first impurity-type impurity layer 50 are implanted with energy greater than the implantation energy of the ions implanted to form the low-concentration impurity layer 44 of the first conductivity type, The first impurity-type impurity layer 50 is formed to enclose the low-concentration impurity layer 44 of the first conductivity type in the depth direction of the semiconductor substrate (see FIG. 3).
따라서, 이후에 진행될 콘택홀 형성을 위한 식각 공정에 의해 상기 제1 도전형의 저농도 불순물층(44)이 다소 손상된다하더라도 제1 도전형의 저농도 불순물층(44)을 감싸고 있는 상기 제1 도전형의 플럭 불순물층(50)에 의해 트랜지스터의 전기적 특성은 파괴되지 않는다.Therefore, even if the low concentration impurity layer 44 of the first conductivity type is somewhat damaged by an etching process for forming a subsequent contact hole, the first conductivity type surrounding the low concentration impurity layer 44 of the first conductivity type The electrical properties of the transistor are not destroyed by the floc impurity layer 50.
도 4의 (a), (b) 및 (c)는 제1 도전형의 고농도 불순물층(54) 및 제2 도전형의 고농도 불순물층(58)을 형성하는 공정들을 설명하기 위해 도시한 단면도들로서, 이 공정들은, NMOS 트랜지스터가 형성될 영역, 즉 NMOS 영역에 N형의 불순물, 예컨대 아세닉(As) 이온을, 1E15 - 5E15의 도우즈, 20KeV - 50KeV의 에너지로 주입함으로써 상기 제1 도전형의 고농도 불순물층(54)을 형성하는 제1 단계 및 PMOS 트랜지스터가 형성될 영역, 즉 PMOS 영역에 P형의 불순물, 예컨대 이불화 붕소(BF2) 이온을, 1E15 - 5E15의 도우즈, 20KeV - 50KeV의 에너지로 주입함으로써 상기 제2 도전형의 고농도 불순물층(58)을 형성하는 제2 단계로 진행한다.4A, 4B, and 4C are cross-sectional views illustrating the processes of forming the high concentration impurity layer 54 of the first conductivity type and the high concentration impurity layer 58 of the second conductivity type. These processes may be performed by injecting N-type impurities, such as ascetic (As) ions, in a dose of 1E15-5E15 with an energy of 20KeV-50KeV in the region where the NMOS transistor is to be formed, that is, the NMOS region. The first step of forming the highly doped impurity layer 54 and the P-type impurity, such as boron difluoride (BF 2 ) ions, in the region where the PMOS transistor is to be formed, that is, the dose of 1E15-5E15, 20 KeV- The injection into the energy of 50 KeV proceeds to the second step of forming the high concentration impurity layer 58 of the second conductivity type.
이때, 상기 제1 도전형의 고농도 불순물층(54)을 형성하기 위한 이온주입 공정과 상기 제2 도전형의 고농도 불순물층(58)을 형성하기 위한 이온주입 공정은 그 순서를 서로 바꾸어 진행할수도 있음은 물론이다.In this case, the ion implantation process for forming the high concentration impurity layer 54 of the first conductivity type and the ion implantation process for forming the high concentration impurity layer 58 of the second conductivity type may be reversed. Of course.
도 5의 (a), (b) 및 (c)는 제1 층간절연층(64)을 형성하는 공정을 설명하기 위해 도시한 단면도들로서, 이 공정은, 제1 및 제2 도전형의 고농도 불순물층(54 및 58)이 형성되어 있는 기판 전면에 산화막(SiO2)과 실리콘 질화막(SiN)을 각각 50Å - 200Å 정도의 두께로 도포하여 제1 절연막(60) 및 제2 절연막(62)을 형성하는 제1 단계 및 상기 절연막들이 형성되어 있는 기판 전면에, 예컨대 산화물질을 도포하여 상기 제1 층간절연층(64)을 형성하는 제2 단계로 진행한다.5A, 5B, and 5C are cross-sectional views illustrating a process of forming the first interlayer insulating layer 64, which is a high concentration impurity of the first and second conductivity types. The first insulating film 60 and the second insulating film 62 are formed by coating an oxide film SiO 2 and a silicon nitride film SiN on the entire surface of the substrate on which the layers 54 and 58 are formed, each having a thickness of about 50 GPa to 200 GPa. A first step is performed and a second step of forming the first interlayer insulating layer 64 by, for example, applying an oxide material to the entire surface of the substrate on which the insulating films are formed.
이때, 상기 제2 절연막(62)은 이후에 진행될 콘택홀 형성을 위한 제1 층간절연층 식각 시 게이트 전극들(36, 38 및 40)의 각 측벽에 형성되어 있는 스페이서(46)를 보호하기 위한 목적 및 반도체 기판(30)에 형성되어 있는 불순물층의 손상을 방지하기 위한 목적으로 형성한다.In this case, the second insulating layer 62 may be formed to protect the spacers 46 formed on the sidewalls of the gate electrodes 36, 38, and 40 when the first interlayer insulating layer is etched to form a later contact hole. The purpose is to prevent damage to the impurity layer formed on the semiconductor substrate 30.
도 6의 (a), (b) 및 (c)는 제1 콘택홀(C1)을 형성하는 공정을 설명하기 위해 도시한 단면도들로서, 이 공정은, 상기 제1 층간절연층(64)을 선택적으로 식각하여 상기 셀 영역에 형성되어 있는 불순물층들 (제1 도전형의 저농도 불순물층(44) 및 제1 도전형의 플럭 불순물층(50))을 부분적으로 노출시키는 상기 제1 콘택홀(C1)을 형성하는 단계로 진행한다.6A, 6B, and 6C are cross-sectional views illustrating a process of forming a first contact hole C1, wherein the process selectively selects the first interlayer insulating layer 64. The first contact hole C1 partially exposing the impurity layers (the low concentration impurity layer 44 of the first conductivity type and the floc impurity layer 50 of the first conductivity type) formed in the cell region by etching. Proceed to the step of forming).
이때, 상기 제1 콘택홀(C1)을 형성하기 위한 식각 공정 시, 상기 제2 절연막(62)은 층간절연층 식각의 엔드 포인트(end point)로 작용하여 과다식각에 의한 반도체 기판 표면의 손상 및 스페이서(46)의 손상을 방지한다.At this time, during the etching process for forming the first contact hole (C1), the second insulating film 62 acts as an end point of the interlayer insulating layer etching to damage the surface of the semiconductor substrate due to over-etching and The damage of the spacer 46 is prevented.
도 7의 (a), (b) 및 (c)는 패드층(66) 및 스토리지 전극(70)을 형성하는 공정을 설명하기 위해 도시한 단면도들로서, 이 공정들은, 상기 제1 콘택홀을, 예컨대 다결정실리콘과 같은 도전물질로 채움으로써 상기 패드층(66)을 형성하는 제1 단계, 상기 패드층(66)이 형성되어 있는 기판 전면에 절연물질을 도포하여 제2 층간절연층(68)을 형성하는 제2 단계, 상기 패드층(66)이 부분적으로 노출되도록 상기 제2 층간절연층(68)을 선택적으로 식각함으로써 제2 콘택홀(C2)을 형성하는 제3 단계 및 상기 제2 콘택홀을 통해 상기 패드층(66)과 전기적으로 연결됨과 동시에 소정의 모양을 갖는 상기 스토리지 전극(70)을 형성하는 제4 단계로 진행한다.7A, 7B, and 7C are cross-sectional views illustrating a process of forming the pad layer 66 and the storage electrode 70, and the processes may include the first contact hole, For example, the first step of forming the pad layer 66 by filling with a conductive material such as polycrystalline silicon, and applying the insulating material to the entire surface of the substrate on which the pad layer 66 is formed to form the second interlayer insulating layer 68. Forming a second contact hole C2 by selectively etching the second interlayer insulating layer 68 so that the pad layer 66 is partially exposed; and a second step of forming the second contact hole Through the fourth step of forming the storage electrode 70 having a predetermined shape while being electrically connected to the pad layer 66 through.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
본 발명에 의한 반도체 메모리 소자의 불순물층 형성방법에 의하면, 게이트 전극의 스페이서를 형성한 후 저농도의 불순물층을 감싸도록 플럭 불순물층을 형성함으로서 콘택홀 형성을 위한 식각 공정에 의한 저농도 불순물층의 손상을 보상할 수 있으므로 소자가 전기적 특성 파괴를 방지할 수 있다.According to the method of forming an impurity layer of a semiconductor memory device according to the present invention, the impurity layer is damaged by an etching process for forming a contact hole by forming a floc impurity layer so as to surround a low concentration impurity layer after forming a spacer of a gate electrode. The device can prevent the destruction of electrical characteristics.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970029323A KR19990005150A (en) | 1997-06-30 | 1997-06-30 | Impurity layer forming method of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970029323A KR19990005150A (en) | 1997-06-30 | 1997-06-30 | Impurity layer forming method of semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990005150A true KR19990005150A (en) | 1999-01-25 |
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ID=65987377
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| KR1019970029323A KR19990005150A (en) | 1997-06-30 | 1997-06-30 | Impurity layer forming method of semiconductor memory device |
Country Status (1)
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| KR (1) | KR19990005150A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030000666A (en) * | 2001-06-26 | 2003-01-06 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
-
1997
- 1997-06-30 KR KR1019970029323A patent/KR19990005150A/en not_active Application Discontinuation
Cited By (1)
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|---|---|---|---|---|
| KR20030000666A (en) * | 2001-06-26 | 2003-01-06 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |