KR19990003408A - Dry etching method of semiconductor device and apparatus for manufacturing same - Google Patents
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Abstract
본 발명은 미세 패턴의 플라즈마 식각시 그 선폭을 유지시키는 반도체 장치의 건식식각 방법 및 그 제조 장치에 관한 것으로, 반도체 기판내지 상기 반도체 기판상에 형성된 소정의 막상에 식각 부위가 노출되도록 포토레지스트막 패턴을 형성하여 상기 반도체 기판내지 상기 소정의 막을 건식 식각하는 방법에 있어서, 식각 챔버 내의 일 전극에 RF 소오스 파우어를 인가하여 상기 식각 챔버 내에서 플라즈마를 형성하는 단계와, 상기 식각 챔버 내의 상기 반도체 기판을 지지하는 다른 전극에 RF 바이어스 파우어를 인가하는 단계와, 상기 RF 소오스 파우어 및 RF 바이어스 파우어를 주기적으로 온/오프 시키고, 상기 RF 소오스 파우어와 상기 RF 바이어스 파우어가 소정의 위상차를 갖도록 하는 단계를 포함한다. 이 때, 상기 식각부위 양측의 포토레지스트막 패턴의 소정 부분이 식각되지 않고 남고, 상기 식각되지 않은 포토레지스트막 패턴 상에 폴리머가 형성되어 상기 식각부위의 선폭이 유지되도록 한다. 이와 같은 반도체 장치의 제조 방법 및 그 제조 장치에 의해서, RF 소오스/바이어스 파우어를 온/오프 시키고, 그 위상차를 조절하여 콘택홀의 선폭을 유지시킬 수 있고, 식각공정시 포토레지스트막에 형성되는 폴리머의 양을 조절하여 콘택홀의 선폭을 줄일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dry etching method of a semiconductor device for maintaining a line width during plasma etching of a fine pattern, and a manufacturing apparatus thereof. Forming a plasma in the etching chamber by applying an RF source power to an electrode in the etching chamber, and forming a plasma in the etching chamber. Applying an RF bias power to another supporting electrode, periodically turning the RF source power and the RF bias power on / off, and causing the RF source power and the RF bias power to have a predetermined phase difference . At this time, a portion of the photoresist pattern on both sides of the etched portion remains unetched, and a polymer is formed on the unetched photoresist pattern to maintain the line width of the etched portion. Such a method for manufacturing a semiconductor device and a manufacturing apparatus thereof enable the RF source / bias powder to be turned on and off, and the phase difference can be adjusted to maintain the line width of the contact hole, and the polymer formed in the photoresist film during the etching process. By adjusting the amount, the line width of the contact hole can be reduced.
Description
본 발명은 반도체 장치의 건식식각 방법 및 그 제조 장치에 관한 것으로, 좀 더 구체적으로는 RF 소오스 파우어(source power) 및 RF 바이어스 파우어(bias power)를 시간 변조(time modulation)하여 주기적으로 온/오프(on/off) 시키고, 상기 RF 소오스 파우어와 상기 RF 바이어스 파우어의 위상차(phase difference)를 조절하여 0.25㎛ 이하의 선폭을 갖는 콘택홀을 형성할 수 있는 반도체 장치의 건식식각 방법 및 그 제조 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dry etching method for a semiconductor device and a manufacturing apparatus thereof, and more particularly, to time-modulate an RF source power and an RF bias power to periodically turn on / off. dry etching method for a semiconductor device capable of forming a contact hole having a line width of 0.25 μm or less by turning on / off and adjusting a phase difference between the RF source powder and the RF bias powder. It is about.
반도체 소자가 고집적화 됨에 따라 그 제조 공정의 난이도가 점점 증가되고 있다.As semiconductor devices are highly integrated, the difficulty of the manufacturing process is increasing.
플라즈마 소오스를 이용한 건식식각 공정에 있어서, 쿼터 미크론(quarter micron) 이하의 디자인 룰(design rule)을 갖는 미세 패턴을 형성하기 위해서는 저압 고밀도 플라즈마 소오스(low pressure high density plasma source)의 사용이 요구된다.In a dry etching process using a plasma source, the use of a low pressure high density plasma source is required to form a fine pattern having a design rule of less than quarter microns.
상기 저압 고밀도 플라즈마 소오스는 수 mtorr 이하에서도 1011cm-3이상의 플라즈마 밀도(plasma density)를 유지함으로써 높은 식각률(etch rate)을 갖고, 높은 이방성(high anisotropy) 식각이 가능하며 대부분의 경우 RF 소오스 파우어와 반도체 기판에 인가하는 RF 바이어스 파우어가 분리되어 있어 상기 반도체 기판에 입사하는 이온의 에너지를 독립적으로 조절할 수 있는 장점을 갖고 있어 현재 널리 사용되고 있다.The low pressure high density plasma source has a high etch rate by maintaining a plasma density of 10 11 cm -3 or more even at several mtorr or less, and enables high anisotropy etching, and in most cases, RF source powder The RF bias power applied to the semiconductor substrate is separated and has the advantage of independently controlling the energy of the ions incident on the semiconductor substrate.
그 종류는 플라즈마 발생 방법에 따라 ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance), Helicon, SWP(Surface Wave Plasma) 등으로 나눌 수 있는데 계속해서 새로운 소오스의 개발이 활발히 진행되고 있다.According to the plasma generation method, ICP (Inductively Coupled Plasma), ECR (Electron Cyclotron Resonance), Helicon, SWP (Surface Wave Plasma), etc. can be divided into the development of new sources are actively progressing.
상기 저압 고밀도 플라즈마 소오스의 문제점으로는 저압 공정에 따른 좁은 공정 영역과 높은 전자 온도에서 기인하는 나칭(notching) 현상, 해리도가 높아서 발생되는 낮은 선택비(selectivity) 등이 있다.Problems of the low pressure high density plasma source include a narrow process region due to the low pressure process, a notching phenomenon due to high electron temperature, and a low selectivity caused by high dissociation.
이와 같은 문제를 해결하기 위해 하드웨어 개선 및 신규 가스 케미스트리(chemistry) 개발 등 다각적인 노력이 전개되고 있다.In order to solve these problems, various efforts are being made such as hardware improvement and new gas chemistry development.
일반적으로 산화막 콘택(oxide contact) 식각시에는 CFx 계 폴리머를 사용하여 선택비를 조절하는데 C/F ratio가 클수록 높은 선택비를 얻을 수 있는 것으로 알려져 있다. 그러나, 저압 고밀도 플라즈마 소오스는 해리도가 높기 때문에 C/F ratio를 크게 하는데 어려움이 있으며 이에 따라, 선택비도 낮은 문제점이 발생된다.In general, the CFx-based polymer is used to control the selectivity during oxide contact etching, and it is known that the higher the C / F ratio, the higher the selectivity. However, the low pressure high density plasma source has a high dissociation degree, which makes it difficult to increase the C / F ratio.
이를 해결하기 위해 C/F ratio가 큰 가스를 사용하거나 해리도가 낮은 다운 스트림(down stream) 영역에서 공정을 진행하기도 한다.In order to solve this problem, a gas with a large C / F ratio may be used or a process may be performed in a downstream region with low dissociation.
도 1은 종래의 반도체 장치의 건식식각 방법에 따른 RF 소오스/바이어스 파우어를 오실로스코프(oscilloscope)로 측정한 파형도 이고, 도 2A 내지 도 2C는 도 1의 파우어 조건에 따른 반도체 장치의 콘택홀 형성 모습을 시간에 따라 순차적으로 나타낸 도면이다.FIG. 1 is a waveform diagram illustrating an RF source / bias powder using an oscilloscope according to a dry etching method of a conventional semiconductor device, and FIGS. 2A to 2C illustrate contact hole formation of a semiconductor device according to the powder condition of FIG. 1. Is shown in sequence with time.
도 1을 참조하면, 종래 반도체 장치의 건식식각 방법에 따른 RF 소오스/바이어스 파우어는 모두 하이(high)의 연속파형(continuous wave)이 사용된 것을 알 수 있다.Referring to FIG. 1, it can be seen that all of the RF source / bias powders according to the dry etching method of the conventional semiconductor device are used with high continuous waves.
상기 RF 소오스/바이어스 파우어를 사용하여 절연막상에 콘택홀(16)을 형성한 결과는 다음과 같다.The result of forming the contact hole 16 on the insulating layer using the RF source / bias powder is as follows.
먼저, 상기 콘택홀(16) 형성을 위한 시료로, 반도체 기판(10)상에 약 11,000 Å 의 BPSG 산화막(12)을 형성하고, 이 막(12)상에 MLR(Multi-Layer Resist)막 패턴을 형성한 것을 사용한다. 상기 MLR막 패턴은 상부 산화막이 1,400 Å 이고, 하부 포토레지스트막 패턴(14)이 8,000 Å 인 구조로 되어 있다.First, as a sample for forming the contact hole 16, a BPSG oxide film 12 of about 11,000 상 에 is formed on the semiconductor substrate 10, and a MLR (Multi-Layer Resist) film pattern is formed on the film 12. Use what was formed. The MLR film pattern has a structure in which an upper oxide film is 1,400 mW and a lower photoresist film pattern 14 is 8,000 mW.
상기 패턴에 의해 정의된 상기 콘택홀(16)의 초기 선폭(Critical Dimension)은 0.2 ㎛ 이다.The initial dimension of the contact hole 16 defined by the pattern is 0.2 μm.
이 때, 플라즈마 챔버의 압력 조건은 3 mtorr 이고, 상기 RF 소오스 파우어와 상기 RF 바이어스 파우어는 각각 약 800 Ws 및 약 200 Wb 이다. 그리고, 상기 산화막(12) 식각 가스로 15C4F8가스와 35Ar 가스의 혼합 가스를 사용한다.At this time, the pressure condition of the plasma chamber is 3 mtorr, and the RF source power and the RF bias power are about 800 Ws and about 200 Wb, respectively. In addition, a mixed gas of 15C 4 F 8 gas and 35Ar gas is used as the oxide film 12 as an etching gas.
도 2A를 참조하면, 상기 압력 및 파우어 조건, 그리고 식각 가스를 사용하여 상기 산화막(12)을 2' 동안 식각했을 때, 상기 포토레지스트막 패턴(14)도 어느 정도 식각되어 그 두께가 줄어들게 된다. 특히, 상기 콘택홀(16) 양측의 상부 포토레지스트막이 콘택홀(16)을 중심으로 바깥쪽으로 비스듬히 식각되는 침식(erosion) 현상을 보인다.Referring to FIG. 2A, when the oxide layer 12 is etched for 2 ′ using the pressure, the powder condition, and the etching gas, the photoresist layer pattern 14 is also etched to some extent to reduce the thickness thereof. In particular, the upper photoresist film on both sides of the contact hole 16 exhibits an erosion phenomenon which is etched outwardly from the center of the contact hole 16.
도 2B는 상기 산화막(12)을 4' 동안 식각했을 때의 콘택홀(16) 형성 모습으로서, 상기 포토레지스트막 패턴(14)의 두께가 더 줄어들었고, 또한 상기 콘택홀(16) 양측의 포토레지스트막 패턴(14)의 침식이 심화되어 그 하부의 산화막(12)이 식각됨으로써 콘택홀(16)의 상부 선폭이 어느 정도 증가되었음을 볼 수 있다.FIG. 2B is a view showing the formation of the contact hole 16 when the oxide film 12 is etched for 4 '. The thickness of the photoresist layer pattern 14 is further reduced, and the photo of both sides of the contact hole 16 is formed. As the erosion of the resist layer pattern 14 is deepened and the oxide layer 12 below is etched, it can be seen that the upper line width of the contact hole 16 is increased to some extent.
도 2C는 상기 산화막(12)을 5'50'' 동안 식각했을 때의 콘택홀(16) 형성 모습으로서, 상기 포토레지스트막 패턴(14)의 두께가 도 2B에서보다 상당히 많이 줄어들었을 뿐아니라, 상기 콘택홀(16) 양측의 포토레지스트막 패턴(14)이 심하게 침식되어 마스크 역할을 제대로 할 수 없기 때문에 콘택홀(16)의 상부 선폭이 상기 도 2A의 a1 에서 a1' 으로 두 배 가까이 증가되었음을 볼 수 있다.FIG. 2C is a view showing the formation of the contact hole 16 when the oxide film 12 is etched for 5 '50' '. The thickness of the photoresist film pattern 14 is not only significantly reduced than in FIG. 2B. Since the photoresist layer patterns 14 on both sides of the contact hole 16 are eroded so badly that they do not function properly, the upper line width of the contact hole 16 is almost doubled from a1 to a1 'in FIG. 2A. can see.
상술한 바와 같이 종래 반도체 장치의 건식식각 방법은 포토레지스트막 패턴(14)의 침식으로 콘택홀(16)의 상부 선폭이 증가됨으로써, 초미세 패턴 식각이 어려운 문제점이 발생된다.As described above, in the conventional dry etching method of the semiconductor device, the upper line width of the contact hole 16 is increased due to the erosion of the photoresist layer pattern 14, thereby making it difficult to perform ultrafine pattern etching.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 식각 영역의 포토레지스트막 패턴의 침식을 방지할 수 있고, 식각 영역의 상부 선폭을 유지시키거나 줄일 수 있는 반도체 장치의 건식식각 방법 및 그 제조 장치를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems, and it is possible to prevent the erosion of the photoresist film pattern of the etched region and to maintain or reduce the upper line width of the etched region. The object is to provide a manufacturing apparatus.
본 발명이 다른 목적은 RF 소오스/바이어스 파우어를 주기적으로 온/오프 시키고, 그 위상차를 조절하여 포토레지스트막 패턴에 폴리머가 부착되도록 함으로써, 식각 영역의 선폭을 유지시킬 수 있고, 폴리머 양을 조절하여 0.1 ㎛ 정도의 미세 패턴을 식각할 수 있는 반도체 장치의 건식식각 방법 및 그 제조 장치를 제공함에 있다.Another object of the present invention is to periodically turn on / off the RF source / bias powder and adjust the phase difference so that the polymer is attached to the photoresist film pattern, thereby maintaining the line width of the etching region, and controlling the amount of the polymer. The present invention provides a dry etching method of a semiconductor device capable of etching a fine pattern of about 0.1 μm, and a manufacturing apparatus thereof.
도 1은 종래의 반도체 장치의 건식식각 방법에 따른 RF 소오스/바이어스 파우어를 오실로스코프로 측정한 파형도;1 is a waveform diagram of an RF source / bias powder measured with an oscilloscope according to a dry etching method of a conventional semiconductor device;
도 2A 내지 도 2C는 도 1의 파우어 조건에 따른 반도체 장치의 콘택홀 형성 모습을 시간에 따라 순차적으로 나타낸 도면;2A through 2C sequentially illustrate contact hole formation of a semiconductor device according to the power condition of FIG. 1 according to time;
도 3은 본 발명의 실시예에 따른 반도체 장치의 건식식각 방법에 따른 RF 소오스/바이어스 파우어 위상차 조건을 나타낸 파형도;3 is a waveform diagram illustrating an RF source / bias powder phase difference condition according to a dry etching method of a semiconductor device according to an embodiment of the present disclosure;
도 4 내지 도 5는 도 3의 위상차 조건에 따른 반도체 장치의 콘택홀 형성 모습을 시간에 따라 순차적으로 나타낸 도면;4 to 5 are views sequentially showing the contact hole formation of the semiconductor device according to the phase difference condition of FIG.
도 6은 본 발명의 실시예에 따른 반도체 제조 장치의 구성을 보이는 블록도.6 is a block diagram showing a configuration of a semiconductor manufacturing apparatus according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10, 20 : 반도체 기판12, 22 : 산화막10, 20: semiconductor substrate 12, 22: oxide film
14, 24 : 포토레지스트막 패턴16, 26, 30 : 콘택홀14, 24: photoresist film pattern 16, 26, 30: contact hole
27, 31 : 비식각 포토레지스트막 패턴28, 32 : 폴리머27, 31: non-etched photoresist film pattern 28, 32: polymer
50 : 플라즈마 식각 챔버60 : RF 소오스 파우어 공급기50: plasma etching chamber 60: RF source power supply
70 : RF 바이어스 파우어 공급기80 : 함수 발생기70: RF bias power supply 80: function generator
90 : 딜레이 함수 발생기62, 72 : RF 파우어 발생기90: delay function generator 62, 72: RF power generator
64, 74 : 믹서66, 76 : RF 파우어 앰프64, 74: mixer 66, 76: RF power amplifier
68, 78 : 매칭 수단68, 78: matching means
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 장치의 건식식각 방법은, 반도체 기판내지 상기 반도체 기판상에 형성된 소정의 막상에 식각 부위가 노출되도록 포토레지스트막 패턴을 형성하여 상기 반도체 기판내지 상기 소정의 막을 건식 식각하는 방법에 있어서, 식각 챔버 내의 일 전극에 RF 소오스 파우어를 인가하여 상기 식각 챔버 내에서 플라즈마를 형성하는 단계와; 상기 식각 챔버 내의 상기 반도체 기판을 지지하는 다른 전극에 RF 바이어스 파우어를 인가하는 단계와; 상기 RF 소오스 파우어 및 RF 바이어스 파우어를 주기적으로 온/오프 시키고, 상기 RF 소오스 파우어와 상기 RF 바이어스 파우어가 소정의 위상차를 갖도록 하는 단계를 포함한다. 이 때, 상기 식각부위 양측의 포토레지스트막 패턴의 소정 부분이 식각되지 않고 남고, 상기 식각되지 않은 포토레지스트막 패턴 상에 폴리머가 형성되어 상기 식각부위의 선폭이 유지되도록 한다.According to a feature of the present invention for achieving the above object, a dry etching method of a semiconductor device, by forming a photoresist film pattern so that the etching portion is exposed on a semiconductor film or a predetermined film formed on the semiconductor substrate by the semiconductor substrate To dry etching the predetermined film, comprising: applying a RF source power to one electrode in an etching chamber to form a plasma in the etching chamber; Applying an RF bias powder to another electrode supporting the semiconductor substrate in the etching chamber; Periodically turning on / off the RF source power and the RF bias power, and causing the RF source power and the RF bias power to have a predetermined phase difference. At this time, a portion of the photoresist pattern on both sides of the etched portion remains unetched, and a polymer is formed on the unetched photoresist pattern to maintain the line width of the etched portion.
이 방법의 바람직한 실시예에 있어서, 상기 소정의 막은 산화막이다.In a preferred embodiment of this method, the predetermined film is an oxide film.
이 방법의 바람직한 실시예에 있어서, 상기 포토레지스트막 패턴에 의해 정의된 식각 부위의 선폭은 0.25㎛ 보다 상대적으로 작은 범위 내로 형성된다.In a preferred embodiment of this method, the line width of the etching site defined by the photoresist film pattern is formed within a range relatively smaller than 0.25 mu m.
이 방법의 바람직한 실시예에 있어서, 상기 플라즈마 형성 소오스는 저압 고밀도 플라즈마 소오스이다.In a preferred embodiment of this method, the plasma forming source is a low pressure high density plasma source.
이 방법의 바람직한 실시예에 있어서, 상기 저압 고밀도 플라즈마 소오스는 ICP, ECR, Helicon, 그리고 SWP 중 어느 하나이다.In a preferred embodiment of this method, the low pressure high density plasma source is any one of ICP, ECR, Helicon, and SWP.
이 방법의 바람직한 실시예에 있어서, 상기 RF 소오스 파우어를 주기적으로 온/오프 시킬 때 상기 플라즈마의 밀도가 증감된다.In a preferred embodiment of this method, the density of the plasma is increased or decreased when the RF source power is turned on / off periodically.
이 방법의 바람직한 실시예에 있어서, 상기 RF 소오스 파우어 및 RF 바이어스 파우어의 각각 300㎲ 의 주기와, 약 50 ％ 의 듀티 비율을 갖는다.In a preferred embodiment of the method, each of the RF source power and the RF bias power has a period of 300 ms and a duty ratio of about 50%.
이 방법의 바람직한 실시예에 있어서, 상기 RF 소오스 파우어 레벨은 약 1600 Watts 이고, 상기 RF 바이어스 파우어 레벨은 약 400 Watts 이다.In a preferred embodiment of this method, the RF source power level is about 1600 Watts and the RF bias power level is about 400 Watts.
이 방법의 바람직한 실시예에 있어서, 상기 RF 바이어스 파우어는 상기 RF 소오스 파우어에 대해 π3π/2 범위 내로 딜레이 된다.In a preferred embodiment of this method, the RF bias powder is delayed in the range of π 3π / 2 with respect to the RF source powder.
이 방법의 바람직한 실시예에 있어서, 상기 폴리머는 상기 위상차가 증가할수록 그 양이 증가된다.In a preferred embodiment of this method, the polymer increases in amount as the phase difference increases.
이 방법의 바람직한 실시예에 있어서, 상기 폴리머의 양이 증가될 수록 상기 식각부위의 하부 선폭이 상부 선폭보다 상대적으로 작게 형성된다.In a preferred embodiment of the method, as the amount of the polymer increases, the lower line width of the etched portion is formed to be relatively smaller than the upper line width.
상술한 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 건식식각 반도체 제조 장치는, 반도체 기판내지 상기 반도체 기판상에 형성된 소정의 막상에 식각 부위가 노출되도록 포토레지스트막 패턴을 형성하여 상기 반도체 기판내지 상기 소정의 막을 건식 식각하는 반도체 제조 장치에 있어서, 플라즈마 식각 챔버와; 상기 챔버 내의 일 전극에 전기적으로 접속되어 상기 챔버 내에서 플라즈마가 발생되도록 하는 제 1 RF 파우어 공급기와; 상기 제 1 RF 파우어 공급기에서 발생되는 RF 파우어가 소정의 주기로 온/오프 되는 RF 파우어가 되도록 하는 변조 파형을 발생시키는 제 1 함수 발생기와; 상기 챔버 내의 다른 전극에 전기적으로 접속되어 파우어를 공급하는 제 2 RF 파우어 공급기와; 상기 제 2 RF 파우어 공급기에서 발생되는 RF 파우어가 상기 소정의 주기로 온/오프 되는 RF 파우어가 되도록 변조 파형을 발생시키되, 상기 제 1 함수 발생기로부터 출력되는 변조 파형과 소정의 위상차를 갖도록 하는 제 2 함수 발생기를 포함한다. 이 때, 상기 식각부위 양측의 포토레지스트막 패턴의 소정 부분이 식각되지 않고 남고, 상기 식각되지 않은 포토레지스트막 패턴 상에 폴리머가 형성되어 상기 식각부위의 선폭이 유지되도록 한다.According to another aspect of the present invention for achieving the above object, a dry etching semiconductor manufacturing apparatus, by forming a photoresist film pattern so that the etching portion is exposed on a semiconductor film or a predetermined film formed on the semiconductor substrate by the semiconductor substrate A semiconductor manufacturing apparatus for dry etching the predetermined film, comprising: a plasma etching chamber; A first RF power supply electrically connected to one electrode in the chamber to generate a plasma in the chamber; A first function generator for generating a modulation waveform for causing the RF power generated at the first RF power supply to be an RF power turned on / off at a predetermined period; A second RF power supply electrically connected to another electrode in the chamber to supply the power; A second function for generating a modulation waveform such that an RF power generated by the second RF power supply becomes an RF power turned on / off at the predetermined period, and having a predetermined phase difference from the modulation waveform output from the first function generator It includes a generator. At this time, a portion of the photoresist pattern on both sides of the etched portion remains unetched, and a polymer is formed on the unetched photoresist pattern to maintain the line width of the etched portion.
이 제조 장치의 바람직한 실시예에 있어서, 상기 소정의 막은 산화막이다.In a preferred embodiment of this manufacturing apparatus, the predetermined film is an oxide film.
이 제조 장치의 바람직한 실시예에 있어서, 상기 포토레지스트막 패턴에 의해 정의된 식각 부위의 선폭은 0.25㎛ 보다 상대적으로 작은 범위 내로 형성된다.In a preferred embodiment of this manufacturing apparatus, the line width of the etching site defined by the photoresist film pattern is formed within a range relatively smaller than 0.25 mu m.
이 제조 장치의 바람직한 실시예에 있어서, 상기 플라즈마 형성 소오스는 저압 고밀도 플라즈마 소오스이다.In a preferred embodiment of this manufacturing apparatus, the plasma forming source is a low pressure high density plasma source.
이 제조 장치의 바람직한 실시예에 있어서, 상기 저압 고밀도 플라즈마 소오스는 ICP, ECR, Helicon, 그리고 SWP 중 어느 하나이다.In a preferred embodiment of this manufacturing apparatus, the low pressure high density plasma source is any one of ICP, ECR, Helicon, and SWP.
이 제조 장치의 바람직한 실시예에 있어서, 상기 RF 소오스 파우어를 주기적으로 온/오프 시킬 때 상기 플라즈마의 밀도가 증감된다.In a preferred embodiment of this manufacturing apparatus, the density of the plasma is increased or decreased when the RF source power is turned on / off periodically.
이 제조 장치의 바람직한 실시예에 있어서, 상기 RF 소오스 파우어 및 RF 바이어스 파우어는 각각 300㎲ 주기와, 약 50 ％ 의 듀티 비율을 갖는다.In a preferred embodiment of this manufacturing apparatus, the RF source powder and the RF bias powder each have a 300 Hz period and a duty ratio of about 50%.
이 제조 장치의 바람직한 실시예에 있어서, 상기 RF 소오스 파우어 레벨은 약 1600 Watts 이고, 상기 RF 바이어스 파우어 레벨은 약 400 Watts 이다.In a preferred embodiment of this manufacturing apparatus, the RF source power level is about 1600 Watts and the RF bias power level is about 400 Watts.
이 제조 장치의 바람직한 실시예에 있어서, 상기 RF 바이어스 파우어는 상기 RF 소오스 파우어에 대해 π3π/2 범위 내로 딜레이 된다.In a preferred embodiment of this manufacturing apparatus, the RF bias powder is delayed in the range of π 3π / 2 with respect to the RF source powder.
이 제조 장치의 바람직한 실시예에 있어서, 상기 폴리머는 상기 위상차가 증가할수록 그 양이 증가된다.In a preferred embodiment of this manufacturing apparatus, the amount of the polymer increases as the phase difference increases.
이 제조 장치의 바람직한 실시예에 있어서, 상기 폴리머의 양이 증가될 수록 상기 식각부위의 하부 선폭이 상부 선폭보다 상대적으로 작게 형성된다.In a preferred embodiment of this manufacturing apparatus, as the amount of the polymer is increased, the lower line width of the etching portion is formed to be relatively smaller than the upper line width.
본 발명에 의한 반도체 장치의 건식식각 방법 및 그 제조 장치를 사용하여 콘택홀 형성시 포토레지스트막 패턴의 침식을 방지할 수 있고, 포토레지스트막 패턴 상에 폴리머가 형성되도록 함으로써 콘택홀의 상부 선폭을 유지시키거나 줄일 수 있다.By using the dry etching method of the semiconductor device and the manufacturing apparatus of the present invention, it is possible to prevent the erosion of the photoresist film pattern when forming the contact hole, and to maintain the upper line width of the contact hole by forming a polymer on the photoresist film pattern Can be reduced or reduced.
이하, 도 3 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3 to 6.
도 6은 본 발명의 실시예에 따른 반도체 제조 장치의 구성을 보이는 블록도이다.6 is a block diagram showing a configuration of a semiconductor manufacturing apparatus according to an embodiment of the present invention.
도 6을 참조하면, 본 발명의 실시예에 따른 플라즈마 식각 반도체 제조 장치는, 플라즈마 식각 챔버(50)와, RF 소오스 파우어 공급기(60)와, RF 바이어스 파우어 공급기(70)와, 함수 발생기(80)와, 딜레이 함수 발생기(90)와, 매칭 수단들(68, 78)을 포함하여 구성된다.Referring to FIG. 6, a plasma etching semiconductor manufacturing apparatus according to an embodiment of the present invention includes a plasma etching chamber 50, an RF source power supply 60, an RF bias power supply 70, and a function generator 80. ), A delay function generator 90, and matching means 68, 78.
상기 플라즈마 식각 반도체 제조 장치는, 저압 고밀도 플라즈마 소오스를 사용하여 반도체 기판(20) 또는 반도체 기판(20)상에 형성된 소정의 막 예를 들어, 산화막(22)을 식각한다. 이 때, 상기 반도체 기판(20)상에는 상기 반도체 기판(20) 또는 상기 산화막(22)의 식각 부위가 노출되도록 포토레지스트막 패턴(24)이 형성되어 있고, 상기 패턴(24)을 마스크로 사용하여 상기 반도체 기판(20) 내지 상기 산화막(22)을 식각한다.The plasma etching semiconductor manufacturing apparatus etches a predetermined film formed on the semiconductor substrate 20 or the semiconductor substrate 20, for example, an oxide film 22, using a low pressure high density plasma source. In this case, a photoresist film pattern 24 is formed on the semiconductor substrate 20 to expose an etching portion of the semiconductor substrate 20 or the oxide film 22, and the pattern 24 is used as a mask. The semiconductor substrate 20 to the oxide film 22 are etched.
상기 저압 고밀도 플라즈마 소오스는 ICP, ECR, Helicon, 그리고 SWP 중 어느 하나이며, 여기서는 ICP 소오스를 사용하였다.The low pressure high density plasma source is any one of ICP, ECR, Helicon, and SWP, in which an ICP source is used.
상기 플라즈마 식각 챔버(50)는 실린더(cylinder) 형태의 세라믹 챔버 벽(wall)(53)에 일 전극으로서 구리 등의 전자기 유도 코일(coil)(52)이 감겨 있다. 그리고, 다른 전극으로서 상기 챔버(50) 내의 실린더(57) 상부에 반도체 기판(20)이 놓이게 되는 기판 지지대(56)가 위치해 있다.In the plasma etching chamber 50, an electromagnetic induction coil 52 such as copper is wound around the ceramic chamber wall 53 having a cylindrical shape. As the other electrode, a substrate support 56 on which the semiconductor substrate 20 is placed is positioned on the cylinder 57 in the chamber 50.
이 때, 상기 기판 지지대(56)는 상기 코일(52)이 위치한 평면으로부터 3cm 아래에 위치해 있다.At this time, the substrate support 56 is located 3cm below the plane where the coil 52 is located.
상기 챔버(50) 상부의 알루미늄 플레이트(Al plate)(54)의 가스 입구(gas inlet)를 통해 유입되는 플라즈마 식각 가스는 반응 후 터보 분자 펌프(Turbo Molecular Pump; TMP)에 의해 상기 챔버(50) 밖으로 배출된다.The plasma etching gas flowing through the gas inlet of the aluminum plate 54 above the chamber 50 is reacted with the turbo molecular pump (TMP) after the reaction. Is discharged out.
상기 RF 소오스 파우어 공급기(60)는, 상기 코일(52)에 전기적으로 접속되어 상기 챔버(50)에 13.56 MHz의 RF 파우어를 공급하여 상기 챔버(50) 내에서 플라즈마가 발생되도록 한다.The RF source power supply 60 is electrically connected to the coil 52 to supply 13.56 MHz RF power to the chamber 50 so that plasma is generated in the chamber 50.
상기 RF 소오스 파우어 공급기(60)는 RF 파우어 발생기(62)와, 믹서(mixer)(64)와, RF 파우어 앰프(66)와, 게인 컨트롤 피드백 루프(67)를 포함하여 구성된다.The RF source power supply 60 includes an RF power generator 62, a mixer 64, an RF power amplifier 66, and a gain control feedback loop 67.
상기 RF 소오스 파우어 공급기(60)는 상기 RF 파우어 발생기(62)로부터 발생된 RF 파우어와 상기 함수 발생기(80)로부터 발생된 소정 주기의 변조 파형을 상기 믹서(54)에서 시간 변조(time modulation; 이하 'TM' 이라 함)하여 상기 RF 파우어 앰프(66)를 통해 출력한다.The RF source power supply 60 is configured to time modulate the modulated waveform of the RF power generated from the RF power generator 62 and the predetermined period generated from the function generator 80 in the mixer 54. 'TM') and outputs through the RF power amplifier 66.
이 때, 상기 RF 파우어 앰프(66)를 통해 출력되는 상기 RF 소오스 파우어는 소정의 주기로 온/오프(on/off) 되는 RF 파우어가 된다.At this time, the RF source power output through the RF power amplifier 66 becomes an RF power turned on / off at a predetermined cycle.
상기 RF 바이어스 파우어 공급기(70)는 상기 기판 지지대(56)에 전기적으로 접속되어 13.56 MHz의 RF 파우어를 공급하며, 상기 RF 소오스 파우어 공급기(60)와 마찬가지로 RF 파우어 발생기(72)와, 믹서(74)와, RF 파우어 앰프(76)와, 게인 컨트롤 피드백 루프(77)를 포함하여 구성된다. 이 때, 상기 믹서(74)는 상기 딜레이 함수 발생기(90)로부터 발생된 변조 파형을 공급받고, 이 변조 파형은 상기 함수 발생기(80)로부터 발생되는 변조 파형보다 위상차 φ 만큼 딜레이 되어 있다.The RF bias power supply 70 is electrically connected to the substrate support 56 to supply an RF power of 13.56 MHz, similar to the RF source power supply 60, RF power generator 72 and the mixer 74 ), An RF power amplifier (76), and a gain control feedback loop (77). At this time, the mixer 74 is supplied with a modulation waveform generated from the delay function generator 90, and this modulation waveform is delayed by a phase difference φ from the modulation waveform generated from the function generator 80.
상기 위상차 φ 는 본 발명에서 0, π/2, π, 그리고 3π/2 등이 사용되었다.In the present invention, the phase difference φ is 0, π / 2, π, and 3π / 2.
이 때, 상기 RF 파우어 앰프(76)를 통해 출력되는 상기 RF 바이어스 파우어는 상기 소정의 주기로 온/오프 되는 RF 파우어가 된다.At this time, the RF bias power output through the RF power amplifier 76 becomes an RF power turned on / off at the predetermined period.
상기 RF 소오스 파우어는 매칭(matching) 수단(68)을 거쳐 상기 전자기 유도 코일에 인가되고, 상기 RF 바이어스 파우어는 매칭 수단(78)을 거쳐 라인 79 를 통해 상기 기판 지지대(56)에 인가된다.The RF source power is applied to the electromagnetic induction coil via a matching means 68 and the RF bias power is applied to the substrate support 56 via line 79 via a matching means 78.
도 3은 본 발명의 실시예에 따른 반도체 장치의 건식식각 방법에 따른 RF 소오스/바이어스 파우어의 위상차 조건을 나타낸 파형도이다.3 is a waveform diagram illustrating a phase difference condition of an RF source / bias powder according to a dry etching method of a semiconductor device according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 장치의 건식식각 방법에 대한 RF 소오스/바이어스 파우어의 위상차 조건은, 상기 RF 바이어스 파우어를 상기 RF 소오스 파우어에 대해 딜레이 시키지 않은 경우, π/2 만큼 딜레이 시킨 경우, π 만큼 딜레이 시킨 경우, 그리고 3π/2 만큼 딜레이 시킨 경우로 나누어진다.Referring to FIG. 3, a phase difference condition of an RF source / bias powder for a dry etching method of a semiconductor device according to an embodiment of the present disclosure is π / 2 when the RF bias powder is not delayed with respect to the RF source powder. The delay is divided by the case of delaying by π, and the case of delaying by 3π / 2.
상기 위상차 조건에 대한 각각의 변조 파형이 상기 도 3에 도시되어 있다.Each modulation waveform for the phase difference condition is shown in FIG. 3 above.
이 때, 상기 RF 소오스/바이어스 파우어의 주기는 수 십 ㎲ 수 백 ㎲ 범위 내로 사용하며, 여기서는 상기 RF 소오스/바이어스 파우어의 주기를 300 ㎲ 로 하고, 50 ％ 의 듀티 비율(duty ratio)로 각각 TM 시켰다. 즉, 상기 RF 소오스/바이어스 파우어는 각각 150 ㎲ 동안 온(on) 상태가 되고, 150 ㎲ 동안 오프(off) 상태가 된다.In this case, the period of the RF source / bias powder is used within the range of several tens of hundreds of microwatts, and here, the period of the RF source / bias powder is 300 ms, and each of the TMs has a duty ratio of 50%. I was. That is, the RF source / bias powder is turned on for 150 ms and turned off for 150 ms, respectively.
상기 RF 소오스 파우어가 온/오프 될 때 상기 플라즈마 밀도(plasma density)는 각각 증가 및 감소된다.When the RF source power is turned on / off, the plasma density is increased and decreased respectively.
이 때, 상기 각 RF 소오스/바이어스 위상차 조건에 대한 상기 RF 소오스 파우어는 약 1600 Ws 이고, 상기 RF 바이어스 파우어는 약 400 Wb 이다. 이것은 전체 파우어량(net power)을 종래의 것과 일치시키기 위해 종래 RF 소오스/바이어스 파우어의 각각 두 배를 인가한 것이다.At this time, the RF source power for each RF source / bias phase difference condition is about 1600 Ws, and the RF bias power is about 400 Wb. This is to apply twice the conventional RF source / bias power each to match the total net power with that of the conventional one.
그리고, 상기 챔버(50)의 압력은 3 mtorr 이고, 상기 산화막(22)에 대한 플라즈마 식각 가스로 15C4F8과 35Ar 의 혼합 가스를 사용한다.In addition, the pressure of the chamber 50 is 3 mtorr, and a mixed gas of 15C 4 F 8 and 35Ar is used as the plasma etching gas for the oxide film 22.
먼저, 상기 RF 바이어스 파우어를 상기 RF 소오스 파우어에 대해 딜레이 시키지 않은 경우, 상기 산화막(22)상에 형성된 상기 포토레지스트막 패턴(24)을 마스크로 사용하여 상기 산화막(22)에 콘택홀을 형성했을 때, 식각시간이 증가할 수록 상기 콘택홀 상부의 선폭(critical dimension)이 종래와 마찬가지로 증가되었다.First, when the RF bias powder is not delayed with respect to the RF source powder, a contact hole is formed in the oxide film 22 using the photoresist film pattern 24 formed on the oxide film 22 as a mask. At this time, as the etching time increases, the critical dimension of the upper portion of the contact hole is increased as in the prior art.
다시 말해, 상기 콘택홀 양측의 포토레지스트막 패턴(24)이 상기 콘택홀 형성 영역의 산화막(22) 식각시 함께 식각되어 상기 콘택홀의 상부 선폭을 증가시킨 것이다.In other words, the photoresist pattern 24 on both sides of the contact hole is etched together during the etching of the oxide layer 22 in the contact hole forming region to increase the upper line width of the contact hole.
이러한 현상은 상기 RF 바이어스 파우어를 상기 RF 소오스 파우어에 대해 π/2 만큼 딜레이 시킨 경우도 마찬가지로 나타났다.This phenomenon also appeared when the RF bias power was delayed by π / 2 with respect to the RF source power.
그러나, 상기 RF 바이어스 파우어를 상기 RF 소오스 파우어에 대해 π 또는 3π/2 만큼 딜레이 시킨 경우는 다음과 같이 상기 콘택홀(26) 상부의 선폭이 유지된다.However, when the RF bias power is delayed by π or 3π / 2 with respect to the RF source power, the line width of the upper portion of the contact hole 26 is maintained as follows.
도 4A 내지 도 4C는 상기 π 딜레이 조건에 따른 반도체 장치의 콘택홀(26) 형성 모습을 시간에 따라 순차적으로 나타낸 도면이고, 도 5A 내지 도 5C는 상기 3π/2 딜레이 조건에 따른 반도체 장치의 콘택홀(30) 형성 모습을 시간에 따라 순차적으로 나타낸 도면이다.4A to 4C sequentially show contact hole 26 formation of a semiconductor device according to the π delay condition according to time, and FIGS. 5A to 5C illustrate contacts of the semiconductor device according to the 3π / 2 delay condition. Figure 30 shows the formation of the hole 30 in sequence.
상기 콘택홀(26, 30) 형성을 위한 시료로, 반도체 기판(20)상에 약 11,000 Å 의 BPSG(BoroPhospho Silicate Glass) 산화막(22)을 형성하고, 이 막상에 MLR(Multi-Layer Resist)막 패턴을 형성한 것을 사용한다. 상기 MLR막 패턴은 상부 산화막이 1,400 Å 이고, 하부 포토레지스트막이 8,000 Å 인 구조로 되어 있다.As a sample for forming the contact holes 26 and 30, a BPSG (BoroPhospho Silicate Glass) oxide film 22 of about 11,000 상 에 is formed on a semiconductor substrate 20, and a MLR (Multi-Layer Resist) film is formed on the film. What formed the pattern is used. The MLR film pattern has a structure in which an upper oxide film is 1,400 GPa and a lower photoresist film is 8,000 GPa.
이 때, 상기 패턴에 의해 정의된 상기 콘택홀(26, 30)의 초기 선폭(Critical Dimension)은 0.2 ㎛ 이다.At this time, the initial critical dimension of the contact holes 26 and 30 defined by the pattern is 0.2 μm.
도 4A를 참조하면, 상기 산화막(22)을 상기 압력 및 파우어, 그리고 상기 식각 가스를 사용하고, 상기 π 딜레이 조건을 사용하여 상기 반도체 제조 장치로 5' 동안 식각했을 때, 상기 포토레지스트막 패턴(24)도 어느 정도 식각된다. 그러나, 상기 콘택홀(26) 양측의 상기 포토레지스트막 패턴(24)은 다른 부분의 포토레지스트막 패턴(24)과는 달리 거의 식각되지 않아 산 모양의 비식각 포토레지스트막 패턴(27)으로 남게 된다. 상기 비식각 포토레지스트막 패턴(27)상에는 폴리머(polymer)(28)가 얇게 형성되어 있다.Referring to FIG. 4A, when the oxide layer 22 is etched with the semiconductor manufacturing apparatus using the pressure, the powder, the etching gas, and the π delay condition for 5 ′, the photoresist layer pattern ( 24) is also etched to some extent. However, unlike the photoresist pattern 24 of the other portions, the photoresist pattern 24 on both sides of the contact hole 26 is hardly etched to remain as an acidic non-etched photoresist pattern 27. do. A thin polymer 28 is formed on the non-etched photoresist layer pattern 27.
상기 비식각 포토레지스트막 패턴(27)은 도 4B 및 도 4C에 도시된 바와 같이, 식각시간을 각각 10' 및 16'13'' 로 증가시켜도 식각되지 않고, 그 패턴(27)상에 형성되어 있는 폴리머(28)의 양이 점차 증가된다.As shown in FIGS. 4B and 4C, the non-etched photoresist pattern 27 is not etched even when the etching time is increased to 10 ′ and 16′13 ″, respectively, and is formed on the pattern 27. The amount of polymer 28 present is gradually increased.
이 때, 상기 폴리머(28)는 상기 콘택홀(26) 양측의 포토레지스트막 패턴(27)의 침식을 방지하고, 상기 식각시간이 증가됨에 따라 상기 콘택홀(26) 입구 쪽으로 형성되어 상기 콘택홀(26) 상부의 선폭(a2)을 유지시키면서 그 하부의 선폭(b1)이 상대적으로 작게 형성되도록 한다. 이로써, 0.1 ㎛ 의 선폭을 갖는 콘택홀 형성도 가능하게 된다.In this case, the polymer 28 prevents erosion of the photoresist layer patterns 27 on both sides of the contact hole 26, and is formed toward the entrance of the contact hole 26 as the etching time is increased. (26) While maintaining the upper line width a2, the lower line width b1 is formed to be relatively small. As a result, contact holes having a line width of 0.1 탆 can be formed.
또한, 도 5A를 참조하면, 상기 산화막(22)을 상기 압력 및 파우어, 그리고 상기 식각 가스를 동일하게 사용하고, 상기 3π/2 딜레이 조건을 사용하여 4'30'' 동안 식각했을 때 상기 π 딜레이 조건의 시료와 마찬가지로, 콘택홀(30) 양측에 식각되지 않은 산 모양의 비식각 포토레지스트막 패턴(31) 및 이 패턴(31)상의 폴리머(32)가 형성된다.In addition, referring to FIG. 5A, the π delay when the oxide layer 22 is etched for 4'30 '' using the same pressure, powder, and etching gas as the same, and using the 3π / 2 delay condition. Like the sample under the condition, an unetched photo-etched photoresist film pattern 31 and a polymer 32 on the pattern 31 are formed on both sides of the contact hole 30.
그리고, 도 5B 및 도 5C에 있어서, 상기 식각시간을 각각 9' 및 16'50''으로 증가시켰을 때 상기 폴리머(32) 양이 증가되어 상기 콘택홀(30) 상부의 선폭(a3)은 유지되고, 상기 콘택홀(30) 하부의 선폭(b2)이 상기 상부 선폭(a3)에 비해 상대적으로 작게 형성된다. 이로써, 상기 π 딜레이 조건과 마찬가지로 상기 폴리머(32) 양의 조절로 0.1 ㎛ 정도의 초미세 패턴 식각이 가능하게 된다.5B and 5C, when the etching time is increased to 9 ′ and 16′50 ″, respectively, the amount of the polymer 32 is increased to maintain the line width a3 of the upper portion of the contact hole 30. The line width b2 below the contact hole 30 is formed to be relatively smaller than the upper line width a3. As a result, as in the? Delay condition, ultrafine pattern etching of about 0.1 μm is possible by controlling the amount of the polymer 32.
상술한 바와 같이 RF 소오스/바이어스 파우어를 주기적으로 온/오프 시키고, 그 위상차를 조절하는 펄스(pulse) 플라즈마 식각 방법을 통해 상부 선폭(a2, a3)을 유지시키면서 콘택홀(26, 30)을 형성할 수 있다. 또한, 포토레지스트막 패턴(24)상에 형성되는 폴리머(28, 32)의 양을 조절하여 초미세 패턴 식각이 가능하다.As described above, the contact holes 26 and 30 are formed while maintaining the upper line widths a2 and a3 through a pulse plasma etching method of periodically turning on / off the RF source / bias powder and adjusting the phase difference. can do. In addition, by controlling the amount of the polymer (28, 32) formed on the photoresist film pattern 24, ultra-fine pattern etching is possible.
본 발명은 종래의 플라즈마 식각 방법으로 콘택홀을 형성함에 있어서 포토레지스트막이 침식되어 콘택홀의 상부 선폭을 증가시키는 문제점을 해결한 것으로서,The present invention solves the problem of increasing the upper line width of the contact hole by eroding the photoresist film in forming the contact hole by a conventional plasma etching method,
RF 소오스/바이어스 파우어를 온/오프 시키고, 그 위상차를 조절하여 콘택홀의 상부 선폭을 유지시킬 수 있고, 식각공정시 포토레지스트막에 형성되는 폴리머의 양을 조절하여 콘택홀의 선폭을 줄일 수 있는 효과가 있다.It is possible to maintain the upper line width of the contact hole by turning on / off the RF source / bias powder and adjusting the phase difference, and reduce the line width of the contact hole by controlling the amount of polymer formed in the photoresist film during the etching process. have.
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