KR19990002525A - Parallel Channel Viterbi Decoder - Google Patents
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Abstract
무선 통신 시스템의 채널은 그 용도에 따라서 크게 정보 채널과 제어 채널로 구분 할 수 있다. 무선 채널에서 페이딩 채널 및 간섭 등으로 인한 정보의 손실을 방지하기 위한 채널 부호화 방법으로는 주로 컨볼루션 부호화(convolution encoding)를 사용하며, 이의 복호화 방법으로는 시리얼 비터비 디코더 (Serial Viterbi Decoder)를 사용한다. 정보 채널과 제어 채널이 병렬로 존재하는 경우 각각 채널 부호화를 행한다. 따라서 수신부에서는 정보 채널 및 제어 채널에 대한 비터비 디코딩이 각각 필요하다. 이와 같이 2개 채널을 동시에 비터비 디코더를 사용하여 복호화하기 위해서는 2개의 비터비 디코더를 각각 사용하는 방법과 한 개의 비터비 디코더로 시간을 공유하는 방법이 있다. 본 발명은 이와 같이 두 개의 채널을 동시에 컨볼루션 복호화하기 위한 하드웨어 구조로써, 메모리는 각 채널에 대한 것을 따로 두고, 비터비 디코더 핵심부는 공유하여 그 하드웨어 크기룰 줄이는 비터비 디코더에 관한 것이다.Channels of a wireless communication system can be classified into information channels and control channels according to their purpose. In order to prevent loss of information due to fading channel and interference in a wireless channel, convolution encoding is mainly used, and a serial Viterbi Decoder is used as a decoding method thereof. do. When the information channel and the control channel exist in parallel, channel coding is performed. Therefore, the receiver needs Viterbi decoding for the information channel and the control channel. As described above, in order to simultaneously decode two channels using a Viterbi decoder, there are a method of using two Viterbi decoders and a method of sharing time with one Viterbi decoder. The present invention is a hardware structure for convolutional decoding of two channels at the same time, the memory is separate for each channel, and the Viterbi decoder core is shared to reduce the hardware size of the Viterbi decoder.
Description
본 발명은 무선 통신 시스팀의 서로 다른 병렬 데이터를 컨볼루션 부호화를 할 때, 이를 디코딩 하기 위한 비터비 디코더의 하드웨어 크기를 줄이기 위하여 각 채널에 대한 메모리는 따로 두고, 비터비 디코더 연산부는 한개를 시간 공유하여 사용하는 비터비 디코더(Viterbi Decoder) 구조에 관한 것이다.In the present invention, when convolutional coding of different parallel data of a wireless communication system, in order to reduce the hardware size of the Viterbi decoder for decoding it, the memory for each channel is set apart, and the Viterbi decoder computing unit shares one time. The Viterbi decoder (Viterbi Decoder) structure to use.
무선 통신 시스팀의 채널은 그 용도에 따라서 크게 정보 채널과 제어 채널로 구분할 수 있다. 무선 채널에서 페이딩(fading) 채널 및 간섭 등으로 인한 정보의 손실을 방지하기 위한 채널 부호화 방법의 일 예로서, 주로 컨볼루션 부호화(Convolution Encoding)방법을 사용한다.The channels of the wireless communication system can be largely divided into information channels and control channels according to their purpose. As an example of a channel encoding method for preventing loss of information due to a fading channel and interference in a wireless channel, a convolutional encoding method is mainly used.
그 컨볼루션 부호화 방법은 엔코더 테일 비트(Encoder tail Bit)를 사용하는 방법과 사용하지 않는 방법이 있다. 먼저 엔코더 테일 비트를 사용하는 채널 구조는 각 프레임의 끝에 구속장(K) - 1 개의 '0' 순열을 삽입하여 부호화 하며, 이는 디코딩 할 때 이전 프레임의 오류가 이후 프레임의 디코딩에 영향을 주지 않도록 하기 위함이다. 반면에, 엔코더 테일 비트를 사용하지 않는 채널 구조에서는 따로 '0' 순열을 삽입하지 않으며, 이로 인해 이전 프레임에서의 채널 오류가 이후 프레임의 디코딩에 영향을 줄수 있다. 본 발명에서는 설명의 편리함을 위하여, 전자를 프레임 모드라 하고, 후자를 연속 모드라 명명한다.The convolutional coding method includes a method using an encoder tail bit and a method not using an encoder tail bit. First, the channel structure using encoder tail bits is encoded by inserting a constraint (K)-one '0' permutation at the end of each frame, so that the error of the previous frame does not affect the decoding of subsequent frames when decoding. To do this. On the other hand, channel structures that do not use encoder tail bits do not insert a separate '0' permutation, so that channel errors in previous frames can affect decoding of subsequent frames. In the present invention, the former is called a frame mode and the latter is called a continuous mode for convenience of explanation.
이와같이 무선 채널의 컨볼루션 부호화를 하기 위해, 도 1을 참조하여 정보 채널과 제어 채널이 병렬로 존재하는 CDMA(코드분할다중접속) 시스팀의 송신기 구조에 대해 설명한다.In order to perform convolutional coding of the radio channel in this manner, a transmitter structure of a CDMA (code division multiple access) system in which an information channel and a control channel exist in parallel will be described with reference to FIG.
여기서, 제어 채널은 전력 제어 정보, 시그널링 정보 및 파일럿 채널 정보등이 될 수 있으며, 정보 채널은 음성 정보, 영상 정보 및 문자 정보등이 될 수 있다.Here, the control channel may be power control information, signaling information, pilot channel information, and the like, and the information channel may be voice information, image information, text information, and the like.
제어 데이터는 프레임 모드로 처리된다. 즉, 각 프레임의 끝에는 컨볼루션 부호기(11)의 구속장(K) - 1 개의 0 순열을 갖는 엔코더 테일 비트가 엔코더 테일 비트 삽입부(10)에 의해 추가된다. 그 엔코더 테일 비트는 프레임 간의 에러가 전달되는 것을 막는 동시에 컨볼루션 부호화기(11)의 특성상 각 프레임의 마지막 K-1 개의 정보 비트를 디코딩하기 위한 것이다. 각 프레임 데이터 및 추가된 엔코더 테일 비트는 구속장이 K이고 부호화 율이 R인 컨볼루션 부호화기(11)에 의하여 부호화된다. 부호화된 데이터 심벌은 연집 에러를 산발 에러로 만들기 위하여 인터리버(interleaver, 12)에 의해 인터리빙 된 후, 데이터 율에 따라서 심벌 반복부(13)에서 심벌이 반복된다. 반복된 심벌은 대역 확산부(14)에 의해서 PN 코드로 대역 확산된다.Control data is processed in frame mode. That is, at the end of each frame, an encoder tail bit having a constraint length K − 1 zero permutation of the convolutional encoder 11 is added by the encoder tail bit inserting unit 10. The encoder tail bits are intended to prevent errors from being transmitted between frames and to decode the last K-1 information bits of each frame due to the characteristics of the convolutional encoder 11. Each frame data and the added encoder tail bits are encoded by a convolutional encoder 11 having a K length and a R code rate. The coded data symbols are interleaved by an interleaver 12 to make the scattering error a scattering error, and then the symbols are repeated in the symbol repeater 13 according to the data rate. The repeated symbol is spread by the spread spectrum 14 to the PN code.
한편, 정보 데이터는 연속 모드로 처리되며 각 데이터는 구속장이 K이고 부호화 율이 R인 컨볼루션 부호화기(15)에 의하여 부호화된다. 부호화된 심벌은 데이터 율에 따라서 심벌 반복부(16)에 의해 심벌이 반복된 후, 반복된 심벌은 대역 확산부(17)에 의해 PN 코드로 대역 확산된다.On the other hand, the information data is processed in the continuous mode, and each data is encoded by the convolutional encoder 15 having a constraint length of K and an encoding rate of R. After the coded symbol is repeated by the symbol repeater 16 according to the data rate, the repeated symbol is spread by the spreader 17 into the PN code.
대역 확산된 제어 채널(A)과 정보 채널(B)은 각각 저역 필터(18a, 18b)로 필터링 된 후 QPSK 변조되어, 제어 채널과 정보 채널의 데이타를 합산기(19)에서 합하여 송신된다.The spread spectrum control channel (A) and the information channel (B) are respectively filtered by the low pass filters (18a, 18b) and then QPSK modulated to transmit the data of the control channel and the information channel in the summer (19).
상기와 같이 컨볼루션 부호화를 거친 서로 다른 병렬 데이터를 복호화하기 위한 일반적인 비터비 디코더 구조는 다음과 같다.A general Viterbi decoder structure for decoding different parallel data subjected to convolutional coding as described above is as follows.
한 개의 비터비 디코더 구조는, 입력부, BM-ACS (Branch Metric - Add Compare Select)부, SM (State Metric)부, TB (Trace Back)부, 제어부, 출력부로 구성된다.One Viterbi decoder structure includes an input unit, a BM-ACS (Branch Metric-Add Compare Select) unit, a SM (State Metric) unit, a TB (Trace Back) unit, a control unit, and an output unit.
입력부는 프로세서에서 데이터를 수신하여 저장하며, BM-ACS부는 수신된 데이터와 2K-1개의 각 상태에서 발생 될 수 있는 부호어와의 해밍(Hamming) 거리를 계산하여 작은 해밍 거리를 생존 경로로 선택한다. SM 부에서는 이전 SM 값에 BM-ACS에서 구한 생존 경로의 해밍 거리를 더하여 저장되도록 한다. TB 부는 2K-1개의 상태에 대하여 TB 깊이(depth) 만큼 저장된 0 또는 1로 부터 송신 데이터를 유추하여 디코딩한다. 제어부는 비터비 디코딩을 위한 논리 제어를 하며, 출력부는 디코딩된 데이터를 프로세서 또는 트렁크로 전송한다. 이중에서 입력부, SM부, TB부, 출력부는 필요한 데이터를 저장하기 위한 메모리를 필요로 한다. 즉, 비터비 디코더를 구성하는 하드웨어는 크게 메모리부와 비터비 디코딩을 행하는 논리 연산부로 나눌 수 있는데, 두 채널에 대하여 각각 비터비 디코더를 두면 2개씩의 메모리 및 비터비 디코딩 연산부가 필요하다.The input unit receives and stores data from the processor, and the BM-ACS unit selects a small Hamming distance as a survival path by calculating a Hamming distance between the received data and codewords that can be generated in 2 K-1 states. do. In the SM part, the Hamming distance of the survival path obtained from BM-ACS is added to the previous SM value to be stored. The TB unit infers and decodes transmission data from 0 or 1 stored as TB depths for 2 K-1 states. The control unit performs logic control for Viterbi decoding, and the output unit transmits the decoded data to the processor or the trunk. Among them, the input unit, SM unit, TB unit, and output unit require a memory for storing necessary data. That is, the hardware constituting the Viterbi decoder can be largely divided into a memory unit and a logic operation unit that performs Viterbi decoding. If the Viterbi decoder is provided for each of two channels, two memories and a Viterbi decoding operation unit are required.
상기 도 1에 따른 종래기술의 비터비 디코더 구조의 예를 도 2a를 참조하여 설명한다.An example of the Viterbi decoder structure of the prior art according to FIG. 1 will be described with reference to FIG. 2A.
상기 도 1에서와 같이 대역 확산된 신호를 복조하기 위해서 변조의 역과정을 수행한다. 이 역과정 중에서 컨볼루션 부호화에 대한 복호화의 방법으로 비터비 디코더를 사용한다.As shown in FIG. 1, an inverse process of modulation is performed to demodulate a spread spectrum signal. In this inverse process, a Viterbi decoder is used as a method for decoding convolution coding.
도 2a에 도시된 바와 같이, 종래기술의 비터비 디코더 구조는, 제어 채널에 대한 비터비 디코더(50) 및 정보 채널에 대한 비터비 디코더(60)를 각각 사용할 수 있다. 각 채널에 한개씩의 비터비 디코더를 사용할 경우, 제어 채널에 대한 비터비 디코더 구성(50)은, 비터비 디코더 연산부(21) 및 상태 메모리와 경로(Path) 메모리로 구성되는 메모리(20)로 구성된다. 또한 정보 채널에 비터비 디코더 구성(60)도 역시 비터비 디코더 연산부(22) 및 메모리(23)로 구성된다.As shown in FIG. 2A, the Viterbi decoder structure of the prior art may use the Viterbi decoder 50 for the control channel and the Viterbi decoder 60 for the information channel, respectively. When one Viterbi decoder is used for each channel, the Viterbi decoder configuration 50 for the control channel includes a Viterbi decoder calculation unit 21 and a memory 20 composed of a state memory and a path memory. do. In addition, the Viterbi decoder configuration 60 in the information channel is also composed of the Viterbi decoder calculation unit 22 and the memory 23.
그러나 이렇게 각 채널에 대해 1개씩의 비터비 디코더를 사용하면 하드웨어 크기가 커지는 문제점이 있었다.However, when one Viterbi decoder is used for each channel, the hardware size increases.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해, 서로 다른 병렬 채널 데이터에 대하여 프레임 모드와 연속 모드의 컨볼루션 부호화가 이루어 질 때 비터비 디코더의 하드웨어 크기를 줄이기 위하여 비터비 디코딩 연산부는 공유하고, 메모리는 각각 갖는 무선 통신 시스템에서의 병렬 채널 비터비 디코더를 제공하는데 목적이 있다.Accordingly, in order to solve the above problems, the Viterbi decoding operation unit is shared to reduce the hardware size of the Viterbi decoder when convolutional coding of frame mode and continuous mode is performed on different parallel channel data. It is an object of the present invention to provide a parallel channel Viterbi decoder in a wireless communication system having a memory.
도 1은 컨볼루션 부호화를 이용한 CDMA 시스팀 채널 구조도,1 is a CDMA system channel structure diagram using convolutional coding,
도 2a는 일반적인 비터비 디코더 구조도,2a is a general Viterbi decoder structure diagram;
도 2b는 본 발명에 따른 비터비 디코더 구조도,2B is a structure diagram of a Viterbi decoder according to the present invention;
도 3은 프레임 모드와 연속 모드를 시간 공유로 비터비 디코딩 하는 구조도.3 is a structure diagram of Viterbi decoding of frame mode and continuous mode with time sharing.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 엔코더 테일 비트 삽입부11,15 : 컨볼루션 부호화기10: encoder tail bit insertion unit 11, 15: convolutional encoder
12 : 인터리버13,16 : 심벌 반복부12: interleaver 13,16: symbol repeating unit
14,17 : 대역 확산부18a,18b : 저역 통과 필터14, 17: band spreader 18a, 18b: low pass filter
19 : 합산기20 : 제어 채널용 메모리19: summer 20: memory for control channel
21,22,24 : 디코더 연산부23 : 정보 채널용 메모리21, 22, 24: decoder operation unit 23: information channel memory
33 : 프레임 모드로 동작되는 채널의 한 프레임의 시간 구간33: time interval of one frame of a channel operated in frame mode
34 : 제어 채널의 한 프레임 데이터를 입력버퍼에 저장하는데 소요되는 시간34: time required to save one frame data of control channel to input buffer
35 : 제어 채널의 한 프레임 데이터를 디코딩 하는데 소요되는 시간35: time required to decode one frame data of the control channel
36 : 제어 채널의 한 프레임 데이터를 마이크로프로세서에 출력하는데 소요 되는 시간36: time required to output one frame of control channel data to the microprocessor
37 : 정보 채널을 소프레임으로 나누었을때 한 소프레임에 해당하는 데이터 를 정보 채널의 입력 버퍼에 저장하는데 소요되는 시간37: Time taken to store data corresponding to one small frame in the input buffer of the information channel when the information channel is divided into small frames
38 : 정보 채널을 소프레임으로 나누었을때 한 소프레임에 해당하는 데이터 를 디코딩 하는데 소요되는 시간38: Time taken to decode data corresponding to one small frame when the information channel is divided into small frames
상기 목적을 달성하기 위한 본 발명의 병렬 채널 비터비 디코더는, 한 프레임 시간 구간에 해당하는 제어 채널의 데이터를 저장하는 제어 채널용 메모리와; 상기 제어 채널의 한 프레임 시간 구간 보다 상대적으로 작은 소프레임으로 나누어 정보 채널의 데이터를 저장하는 정보 채널용 메모리와; 상기 각 메모리에 저장된 각 채널의 데이타를 시간 공유에 의해 디코딩하는 하나의 디코더 연산부로 구성되고, 그 디코더 연산부는 메모리에 저장된 프레임 모드로 된 제어 채널의 데이타를 다음 프레임 데이터가 저장되기 전까지 디코딩하고, 또한 다른 메모리에 저장된 정보 채널의 데이타를 프레임 모드의 한 프레임 시간 구간보다 상대적으로 작은 소프레임으로 분할하여 디코딩함으로써, 비터비 디코더 하드웨어의 크기를 줄일 수 있고 디코딩 시간을 단축할 수 있는 것을 특징으로 한다.A parallel channel Viterbi decoder of the present invention for achieving the above object comprises a control channel memory for storing data of the control channel corresponding to one frame time interval; An information channel memory for storing data of the information channel by dividing it into smaller frames that are smaller than one frame time interval of the control channel; It consists of a decoder operation unit for decoding the data of each channel stored in the memory by time sharing, the decoder operation unit decodes the data of the control channel in the frame mode stored in the memory until the next frame data, In addition, by dividing the data of the information channel stored in another memory into small frames relatively smaller than one frame time interval in the frame mode, the Viterbi decoder hardware can be reduced in size and the decoding time can be shortened. .
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2b는 본 발명의 병렬 채널 비터비 디코더(70) 구조도이다.2B is a structural diagram of a parallel channel Viterbi decoder 70 of the present invention.
그 구조는, 제어 채널과 정보 채널에 대한 메모리(20, 23)는 각각 사용하고, 정보 채널과 제어 채널에 사용되는 비터비 디코더 연산부(24)는 1개만을 사용하여 시간 공유(Time Sharing)를 하는 구조로 되어 있다. 이와 같이 구성함으로써 비터비 디코더 연산부 1개를 줄일 수 있다. 이는 비터비 디코더를 ASIC으로 구현할 경우 수천 게이트의 크기에 해당한다.The structure uses the memory 20 and 23 for the control channel and the information channel, respectively, and the Viterbi decoder calculation unit 24 used for the information channel and the control channel uses only one time to perform time sharing. It is made to structure. By configuring in this way, one Viterbi decoder calculation unit can be reduced. This translates into thousands of gates when implemented in an ASIC with a Viterbi decoder.
1개의 비터비 디코더 연산부(24)로 제어 채널과 정보 채널에 대한 디코딩을 위한 시간 공유 방법을 도 3을 참조하여 설명하면 다음과 같다.A time sharing method for decoding the control channel and the information channel by one Viterbi decoder operation unit 24 will be described with reference to FIG. 3.
도 3의 (b)에 도시된 바와 같이, 제어 채널 데이터는 프레임 단위로 처리되기 때문에 컨볼루션 복호화 하기 위한 한 프레임 구간에 해당하는 데이터를 입력 버퍼에 저장하며, 도면부호 '34' 는 이에 필요한 입력처리 시간이다. 입력 버퍼에 저장된 데이터는 다음 프레임 데이터가 입력 버퍼에 저장되기 전까지 디코딩 되어야 한다. 이 과정은 비터비 복호를 수행하는 디코딩 과정(35)과 디코딩된 데이터를 마이크로프로세서로 전달하는 출력 처리 과정(36)으로 이루어진다.As shown in (b) of FIG. 3, since the control channel data is processed in units of frames, data corresponding to one frame section for convolutional decoding is stored in an input buffer, and reference numeral 34 denotes an input required for this. Processing time. Data stored in the input buffer must be decoded before the next frame data is stored in the input buffer. This process consists of a decoding process 35 for performing Viterbi decoding and an output processing process 36 for transferring the decoded data to the microprocessor.
도 3의 (c)에 도시된 바와 같이, 연속모드로 동작되는 정보 채널은, 비터비 디코딩 과정에 의해 지연되는 시간을 줄이도록 제어 채널의 한 프레임 시간 간격보다 작은 소 프레임으로 나누어 이에 해당하는 데이터를 정보 채널의 입력 버퍼에 저장한다. 이때 소요되는 시간이 입력처리 시간(37)이다. 입력 버퍼에 저장된 데이터는 다음 소프레임 데이터가 입력버퍼에 저장되기 시작하기 전까지 디코딩 된다(38). 연속모드에서의 출력은 첫 소프레임 데이터가 디코딩된 후 데이터 율에 해당하는 클럭과 함께 연속해서 출력된다. 소프레임 간격은 시스팀 최소 요구 지연 시간에 맞추어 결정 될 수 있다.As shown in (c) of FIG. 3, the information channel operated in the continuous mode is divided into small frames smaller than one frame time interval of the control channel so as to reduce the time delayed by the Viterbi decoding process. Is stored in the input buffer of the information channel. The time required at this time is the input processing time 37. Data stored in the input buffer is decoded before the next small frame data begins to be stored in the input buffer (38). In continuous mode, the output is continuously output with the clock corresponding to the data rate after the first small-frame data is decoded. The small frame interval can be determined according to the minimum system latency required.
즉, 정보 채널의 입력 처리 및 디코딩 과정과 제어 채널의 입력 처리, 디코딩, 출력 처리 과정이 1개의 디코더 연산부만을 사용하여 시간 공유에 의하여, 도 3의 (c)에도시된 바와 같이, 연속모드로 동작되는 정보 채널 데이터를 처리하는 구간인 연속 모드 처리 시간(30), 프레임 모드로 동작되는 제어 채널 데이터를 처리하는 구간인 프레임 모드 처리 시간(31), 및 휴지(IDLE)시간(32) 순으로 연속해서 행해진다. 여기서, 휴지(IDLE) 시간은 디코더 연산부의 동작이 없는 시간이다.That is, the input processing and decoding process of the information channel and the input processing, decoding and output processing of the control channel are performed in the continuous mode as shown in FIG. 3 (c) by time sharing using only one decoder operation unit. Continuous mode processing time 30, which is an interval for processing the operation information channel data, frame mode processing time 31, which is an interval for processing control channel data operating in the frame mode, and IDLE time 32 in that order. It is done continuously. In this case, the idle time is a time when there is no operation of the decoder calculator.
결과적으로, 제어 채널의 한 프레임 시간 구간(33)에 제어 채널 데이터의 한 프레임에 해당되는 데이터가 디코딩되어 마이크로프로세서에 전달되고, 정보 채널의 데이터는 여러개의 소프레임으로 나누어 디코딩이 이루어진다.As a result, data corresponding to one frame of control channel data is decoded and transmitted to the microprocessor in one frame time interval 33 of the control channel, and the data of the information channel is divided into several small frames and decoded.
이상과 같은 본 발명은 서로 다른 두 채널 데이터에 대하여 프레임 모드와 연속 모드의 컨볼루션 부호화가 이루어 질 때, 비터비 디코더 연산부를 공유함으로써 비터비 디코더 하드웨어 크기를 줄일수 있다. 또한 연속 모드의 디코딩 처리를 소프레임으로 나누어 처리함으로써 디코딩 때문에 생기는 지연 시간을 줄일수 있다.As described above, when convolutional coding of frame mode and continuous mode is performed on two different channel data, the Viterbi decoder hardware size can be reduced by sharing the Viterbi decoder computing unit. In addition, the decoding process of the continuous mode is divided into small frames, thereby reducing the delay time caused by the decoding.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019970026148A KR19990002525A (en) | 1997-06-20 | 1997-06-20 | Parallel Channel Viterbi Decoder |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019970026148A KR19990002525A (en) | 1997-06-20 | 1997-06-20 | Parallel Channel Viterbi Decoder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990002525A true KR19990002525A (en) | 1999-01-15 |
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ID=65986383
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|---|---|---|---|
| KR1019970026148A KR19990002525A (en) | 1997-06-20 | 1997-06-20 | Parallel Channel Viterbi Decoder |
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| KR (1) | KR19990002525A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100771601B1 (en) * | 2004-12-22 | 2007-10-31 | 엘지전자 주식회사 | Viterbi decoder in digital multimedia broadcasting a receiving set |
| US8099656B2 (en) | 2007-06-21 | 2012-01-17 | Core Logic, Inc. | Reed solomon decoder |
-
1997
- 1997-06-20 KR KR1019970026148A patent/KR19990002525A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100771601B1 (en) * | 2004-12-22 | 2007-10-31 | 엘지전자 주식회사 | Viterbi decoder in digital multimedia broadcasting a receiving set |
| US8099656B2 (en) | 2007-06-21 | 2012-01-17 | Core Logic, Inc. | Reed solomon decoder |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |