KR19990002145A

KR19990002145A - Monitor Circuit for Data Analysis in Exchange IPC Network

Info

Publication number: KR19990002145A
Application number: KR1019970025688A
Authority: KR
Inventors: 오환규
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-06-19
Filing date: 1997-06-19
Publication date: 1999-01-15

Abstract

본 발명은 교환기 프로세서간에 발생하는 데이터는 IPC네트워크를 경유하여 전달되는데 있어 데이터가 IPC전송로상을 경유하는 동안 정상적으로 데이터의 전달이 목적지까지 전달되는지를 서브 시스템간의 메시지를 스위칭 하는 블럭에서 IPC데이타를 모니터링하여 분석하므로 시스템의 안정화와 진단기능을 강화토록 하는데 있다.In the present invention, data generated between exchange processors are transferred via an IPC network, and IPC data is transferred from a block for switching messages between subsystems whether data is normally delivered to a destination while data is transmitted over an IPC transmission path. It is to monitor and analyze to strengthen the stabilization and diagnosis of the system.

Description

Monitor Circuit for Data Analysis in Exchange IPC Network

본 발명은 교환기 시스템에서 제어계를 구성하는 IPC(Inter Processor Communication)네트워크에서 프로세서간 발생하는 데이터를 모니터링하는 회로에 관한 것으로, 특히 프로세서간에 발생하는 데이터에 대해 IPC네트워크를 경유하여 전달되는데 있어 데이터가 IPC전송로상을 경유하는 동안 정상적으로 데이터의 전달이 목적지까지 전달되는지 서브 시스템간의 메시지를 스위칭을 하는 블럭에서 IPC데이타를 모니터하여 분석하는 교환기 IPC네트워크에서 데이터 분석을 위한 모니터회로에 관한것이다.The present invention relates to a circuit for monitoring data generated between processors in an Inter Processor Communication (IPC) network constituting a control system in an exchange system. In particular, the data is transmitted through an IPC network for data generated between processors. The present invention relates to a monitor circuit for data analysis in an exchange IPC network that monitors and analyzes IPC data in a block that switches messages between subsystems to ensure that data is normally delivered to a destination during transmission over a transmission path.

일반적으로 프로세서간에 발생된 IPC데이타는 목적지 프로세서 디벅의 포트(Debug Port)에서만 IPC데이타를 추적하였으며, IPC네트워크상에서의 IPC데이타는 모니터기능은 없으며, IPC경로상의 진단은 논리분석 또는 발생기를 이용한 신호검출방법 및 온라인 또는 오프라인의 구간별 다단계 시험을 수행하여 판단하도록 되어있다.In general, IPC data generated between processors tracks IPC data only in the debug port of the destination processor. The IPC data on the IPC network does not have a monitoring function, and the diagnosis on the IPC path is based on logic analysis or signal detection using a generator. It is to be determined by performing a method and an online or offline section-level multi-step test.

종래의 교환기에서 프로세서들은 서보 시스템을 기본그룹으로 하는 멀티서브시스템들로 구성되어 있다. 그리고 상기 이들 멀티 서브시스템들간의 IPC데이타의 전송은 노드로 구성된 HMS블럭을 통해 이루워지며, 서브시스템의 특정프로세서에서 타 서브 시스템의 목적지 프로세서로 전달되는 상세경로는 내부 IPC를 경유하여 게이트 웨이에 전달되며, 상기 게이트 웨이에 전달된 데이터는 HMS블럭으로 전송하기위해 데이터 링크를 정합하게 되며, 서브시스템과 HMS블럭간에는 다음과 같은 정합관계를 가진다. 상기 게이트웨이에 수신된 데이터는 TSL(Time Switch Link)블럭에 전달되어 음성데이타와 IPC데이타가 함께 다중화되어 옵틱(OPTIC)링크로 CDL(Central Data Link)에 전송된다. 그리고 상기 CDL에서 IPC데이타를 분리하여 HMS블럭의 노드로 전송하게 된다. 상기 노드간의 전송은 내부 IPC버스로 전송하며,노드에서 서브시스템으로 데이터의 전송은 상술한 역방향으로 전송된다. 상기한 바와같이 교환기시스템에서의 데이터 전송 경로는 복잡하며, 여러블럭의 보드, 버스 및 케이블을 전송매체를 사용하여 데이터교환이 이루워지는데, 상기 데이터가 전달되는 동안 소스프로세서와 목적지프로세서간에 IPC교환이 원할하지않을 경우 하드웨어의 물리적인 경로상에 문제가 있은지 아니면 소프트웨어적으로의 동작시스템과 상위 응용프로그램상의 문제가 있는지 명확하지 않았으며, 하드웨어적경로의 이상유무를 판단하기 위해서는 여러가지 테스트를 수행하여 점검하고, 온라인 서비스중에 전송되는 IPC데이타를 전송경로상에서 프로토콜 모니터를 할 수 없어 IPC네트워크에 대한 전송 신뢰성을 떨어 뜨리는 문제점이 있다.In a conventional exchange, processors are composed of multi-subsystems with a basic group of servo systems. The IPC data transmission between the multi-subsystems is performed through an HMS block composed of nodes, and the detailed paths transmitted from a specific processor of a subsystem to a destination processor of another subsystem are transmitted to the gateway via an internal IPC. The data delivered to the gateway is matched with the data link for transmission to the HMS block, and the matching relationship between the subsystem and the HMS block is as follows. The data received by the gateway is transferred to a TSL (Time Switch Link) block, and voice data and IPC data are multiplexed together and transmitted to an optical data link (CDL) through an optical (OPTIC) link. The IPC data is separated from the CDL and transmitted to the node of the HMS block. The transmission between the nodes is transmitted on the internal IPC bus, and the data transmission from the node to the subsystem is transmitted in the reverse direction described above. As described above, the data transmission path in the exchange system is complex, and data exchange is performed by using a transmission medium over several blocks of boards, buses, and cables, and an IPC exchange between a source processor and a destination processor during the data transfer. If it is not desired, it is not clear whether there is a problem in the physical path of the hardware or in the operating system and the upper application program in software, and various tests are performed to determine the abnormality of the hardware path. There is a problem in that the IPC data transmitted during the online service cannot be monitored over the transmission path, thereby reducing the transmission reliability of the IPC network.

따라서 본 발명의 목적은 종래의 IPC네트워크에서 IPC데이타 전송불안의 원인진단을 신속히 하면서 IPC네트워크의 전송신뢰성을 조사하기 위해서 HMS내 노드를 관리하는 프로세서보드의 버스상으로 부터 시스템 온라인 데이터를 모니터링하는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit for monitoring system online data from a bus on a processor board that manages nodes in an HMS to promptly diagnose the cause of IPC data transmission instability in a conventional IPC network while investigating the transmission reliability of the IPC network. In providing.

본 발명의 다른 목적은 IPC네트워크에서 모니터 로직 및 모니터 프로그램을 개발하여 프로토콜 분석기능, 버스의 효율, 링크단위의 전송로 신뢰도 측정 및 장애위치진단 기능, 특정시그널 추적기능등을 수행하여 IPC네트워크의 안정화를 신속히 이루면서 진단기능을 강화토록 하는 회로를 제공함에 있다.Another object of the present invention is to develop a monitor logic and a monitor program in the IPC network to stabilize the IPC network by performing protocol analysis function, bus efficiency, reliability measurement and fault location diagnosis function of the link unit, and specific signal tracking function. It is to provide a circuit to enhance the diagnostic function while achieving a fast.

도 1은 본 발명의 실시예에 의한 모니터링 회로도1 is a monitoring circuit diagram according to an embodiment of the present invention

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 하기에서 각 도면의 구성요소들에 참조부호를 부가함에 있어, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으며, 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings. In the following description of the reference numerals to the components of the drawings, it should be noted that the same reference numerals as much as possible even if displayed on different drawings. In describing the present invention, when it is determined that a detailed description of related known functions or configurations may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. Terms to be described later are defined in consideration of functions in the present invention, which may vary according to the intention or custom of a user or a chip designer, and the definitions should be made based on the contents throughout the present specification.

도 1는 본 발명의 실시예의 모니터링 회로도로서 패리티 에러를 카운트하는 패리티에러카운터(109)와, PC버스상의 병렬데이타를 직렬데이타로 변환하는 데이터병/직렬변환기(107)와, 상기 데이터병/직렬변환기(107)의 병/직렬로 변환을 위해 전송되어오는 데이터를 프레임단위로 저장하는 제1메모리(105)와, 상기 직렬로 변환되어온 IPC데이타를 모니터 하기위해 일시적으로 보관하는 제2메모리(103)와, 모니터 모드에서 상기 패리티에러카운터(109)의 리드제어신호에 의해 이의 출력데이타로부터 에러발생빈도를 측정하며 상기 제2메모리(103)에 저장된 데이터로 부터 신호 ID별 또는 어드레스, CRC에러, 길이에러(Length Error), 형태에러(Type Error)등으로 세분화하여 분석하는 중앙처리장치(101)로 구성된다.1 is a monitoring circuit diagram of an embodiment of the present invention, a parity error counter 109 for counting parity errors, a data bottle / serial converter 107 for converting parallel data on a PC bus into serial data, and the data bottle / serial. A first memory 105 for storing data transmitted for conversion in parallel / serial of the converter 107 in units of frames, and a second memory 103 temporarily storing for monitoring the IPC data converted in series. And an error occurrence frequency from the output data thereof by the read control signal of the parity error counter 109 in the monitor mode, and by the signal ID or address, CRC error, And a central processing unit 101 for subdividing and analyzing them into length errors, type errors, and the like.

따라서 본 발명의 구체적 일 실시예를 도 1를 참조하여 상세히 설명하면, 전송되고 있는 IPC데이타 및 패리티에러를 모니터하기 위해서는 HMS를 유지 보수하는 장치로 도 1와 같이 구성된다. 이장치는 이중화 되어 있고 모니터를 수행하기 위해서는 모니터모드로 전환후 실행된다. 상기 모니터 모드로 변환이 되면 중앙처리장치(101)는 패리티 에러 카운터(109)로 리드제어신호(PERDB)를 제공하여 카운트된 데이터를 데이터버스(D)를 통해 읽어 패리티에러를 체킹한다. 상기 IPC버스의 패리티에러단(111)의 패리티체크는 도 1의 패리티 에러 카운터(109)에서 우수,기수패리티 에러를 16비트를 카운트한다. 상기 카운트한 데이터는 상기 중앙처리장치(101)가 모니터 모드시 패리티 에러 카운터(109)에 상기 리드제어신호(PERDB)를 제공하면 패리티 에러 카운터(109)에 데이터버스(D)를 통해 카운트한 데이터를 읽어 에러 발생 빈도를 측정할수 있다. 그리고 IPC버스(113)의 데이터의 분석은 데이터 병/직렬변환기(107)에서 병렬의 IPC데이타를 직렬로 변환하여 프레임단위로 제1메모리(105)에 FIFO(First In Frist Out)형태로 억세스 즉, 리드/라이트되도록 구성되어있다. 상기 제1메모리(105)로 부터 리드된 데이터는 중앙처리장치(103)의 제어에 의해 제2메모리(103)에 라이트되며, 중앙처리장치(103)은 상기 모니터 모드에서 신호 ID별, 또는 어드레스, CRC에러, 길이에러(Length Error), 형태에러(Type Error)등으로 세분화하여 분석하도록 되어있다.Therefore, a specific embodiment of the present invention will be described in detail with reference to FIG. 1. In order to monitor IPC data and parity errors being transmitted, an apparatus for maintaining an HMS is configured as shown in FIG. 1. This device is redundant and is executed after switching to monitor mode to monitor. When switching to the monitor mode, the central processing unit 101 provides a read control signal PERDB to the parity error counter 109 and reads the counted data through the data bus D to check parity errors. The parity check of the parity error stage 111 of the IPC bus counts 16 bits of even and odd parity errors in the parity error counter 109 of FIG. The counted data is counted through the data bus D to the parity error counter 109 when the CPU 101 provides the read control signal PERDB to the parity error counter 109 in the monitor mode. You can measure the frequency of errors by reading. The data analysis of the IPC bus 113 is performed by converting the parallel IPC data serially in the data parallel / serial converter 107 and accessing the first memory 105 in the unit of frame in the form of FIFO (First In Frist Out). It is configured to lead / light. Data read from the first memory 105 is written to the second memory 103 under the control of the central processing unit 103, and the central processing unit 103 is for each signal ID or address in the monitor mode. It is analyzed by subdividing into CRC error, Length Error and Type Error.

상술한 바와 같이 패리티 에러를 측정하여 고속의 병렬 데이터전송을 하는 IPC버스의 신뢰성을 측정 할수있으며, IPC상에 전송되고 있는 모든 데이터를 수신하여 분석함으로서 시스템에서 발생되는 데이터의 양 및 종류등을 통계할 수 있고 , 서브 시스템간의 전송로상에서의 IPC장애진단을 강화할 수 있으며, IPC버스의 전송효율을 측정하여 향후 시스템에서 요구되어지는 IPC전송성능을 예측하여 설계시 반영하여 보다 나은 시스템 설계를 구현할 수 있는 이점이 있다.As described above, it is possible to measure the reliability of an IPC bus that performs high-speed parallel data transmission by measuring parity errors, and statistics on the amount and type of data generated in the system by receiving and analyzing all data transmitted on the IPC. It is possible to reinforce the diagnosis of IPC failure in the transmission path between the sub-systems, and to measure the transmission efficiency of the IPC bus, predict the IPC transmission performance required in the future system, and reflect it in the design to implement a better system design. There is an advantage to that.

Claims

In the IPC network constituting the control system in the exchange system,

A parity error counter 109 for counting parity errors,

A data bottle / serial converter 107 for converting parallel data on the IPC bus into serial data;

A first memory 105 for storing data transmitted for conversion into a parallel / serial of the data-bottle / serial converter 107 in units of frames;

A second memory 103 temporarily stored for monitoring the IPC data converted into the serial;

In the monitor mode, the error occurrence frequency is measured from the output data thereof by the read control signal of the parity error counter 109, and the signal ID or address, CRC error, and length error (from the data stored in the second memory 103) are measured. And a central processing unit (101) for subdividing and analyzing the data into length errors, type errors, and the like.