KR19980084269A

KR19980084269A - Delay Circuit Using Fuse

Info

Publication number: KR19980084269A
Application number: KR1019970019988A
Authority: KR
Inventors: 윤용진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-05-22
Filing date: 1997-05-22
Publication date: 1998-12-05

Abstract

본 발명은 딜레이 타이밍 조절이 용이한 퓨즈를 이용한 딜레이 회로에 관한 것으로, 다수 개의 직렬 연결된 인버터 체인을 딜레이 소자로 사용하는 딜레이 회로에 있어서, 상기 딜레이 회로는, 다수 개의 직렬 연결된 인버터 체인의 입력단 및 출력단의 사이에 병렬 연결된 복수 개의 퓨즈를 포함한다. 이와 같은 퓨즈를 이용한 딜레이 회로에 의해서, 딜레이 회로의 딜레이 시간을 용이하게 조절할 수 있고, 또한 딜레이 시간을 변화하는 시간을 최소화할 수 있다.The present invention relates to a delay circuit using a fuse that can easily adjust the delay timing. In a delay circuit using a plurality of series connected inverter chains as delay elements, the delay circuit includes input and output terminals of a plurality of series connected inverter chains. It includes a plurality of fuses connected in parallel between. By the delay circuit using such a fuse, the delay time of the delay circuit can be easily adjusted, and the time for changing the delay time can be minimized.

Description

Delay Circuit Using Fuse

본 발명은 딜레이 회로에 관한 것으로, 좀 더 구체적으로는, 딜레이 타이밍(delay timing) 조절이 용이한 퓨즈를 이용한 딜레이 회로에 관한 것이다.The present invention relates to a delay circuit, and more particularly, to a delay circuit using a fuse that can easily adjust delay timing.

일반적으로 딜레이 값을 조절하는 옵션(option)회로에서는 메탈층(metal layer)을 사용하여 옵션 회로 내의 연결을 바꿔줌으로써 신호들의 딜레이 시간을 조절하였다.In general, in an option circuit that adjusts a delay value, a delay time of signals is controlled by using a metal layer to change a connection in the option circuit.

도 1에는 상기한 바와 같은 종래 딜레이 회로의 구성이 개략적으로 도시되어 있다.1 schematically shows the configuration of a conventional delay circuit as described above.

도 1에서, 참조 번호 10, 12, 14, 16, 18, 20은 각각 인버터(inverter)를 나타내고, 참조 번호 A, B, C, D, E, F는 신호의 딜레이 시간을 조절하기 위하여 상호간에 단락되거나 오픈(open)되는 노드(node)들을 나타낸다.In Fig. 1, reference numerals 10, 12, 14, 16, 18, and 20 denote inverters, respectively, and reference numerals A, B, C, D, E, and F denote mutually to adjust the delay time of the signal. Indicates nodes that are shorted or open.

도 1에 도시된 딜레이 회로에서 인버터 10에 인가되는 입력 신호와 인버터 20으로부터 출력되는 출력 신호 사이의 신호 간격은 각 노드(A, B, C, D, E, F)들을 다음과 같이 연결하여 조절된다. 이때, 상기 각 노드(A, B, C, D, E, F)들의 연결은 메탈을 이용한다.In the delay circuit shown in FIG. 1, a signal interval between an input signal applied to the inverter 10 and an output signal output from the inverter 20 is adjusted by connecting each node A, B, C, D, E, and F as follows. do. At this time, the connection of each node (A, B, C, D, E, F) uses a metal.

먼저, 노드 A와 노드 F를 메탈로 연결하고, 노드 B 및 노드 D는 접지(GND) 또는 전원 전압(VDD)에 연결하면, 상기 딜레이 회로의 입력 신호와 출력 신호와의 딜레이는 최소 딜레이 시간을 갖게 된다.First, when node A and node F are connected to metal, and node B and node D are connected to ground (GND) or power supply voltage (VDD), the delay between the input signal and the output signal of the delay circuit is the minimum delay time. Will have

그리고, 상기 노드 A와 노드 B를 연결하고, 노드 C와 노드 F를 연결하며, 노드 D는 접지(GND) 또는 전원 전압(VDD)에 연결하면, 상기 딜레이 회로의 입력 신호와 출력 신호와의 딜레이는 중간 딜레이 시간을 갖게 된다.When the node A is connected to the node B, the node C is connected to the node F, and the node D is connected to the ground (GND) or the power supply voltage (VDD), a delay between the input signal and the output signal of the delay circuit is detected. Will have an intermediate delay time.

또한, 상기 노드 A와 노드 B를 연결하고, 상기 노드 C와 노드 D를 연결하고, 그리고 상기 노드 E와 노드 F를 연결하면, 상기 딜레이 회로의 입력 신호와 출력 신호와의 딜레이는 최대 딜레이 시간을 갖게 된다.In addition, when the node A is connected to the node B, the node C is connected to the node D, and the node E is connected to the node F, the delay between the input signal and the output signal of the delay circuit is the maximum delay time. Will have

그러나, 상술한 바와 같은 딜레이 회로의 딜레이 시간은 메탈 레티클(metal reticle) 또는 FIB와 같은 특정한 장비를 통해서만 가능하고, 그리고 설계자가 회로의 특성을 평가하기까지 지나치게 많은 시간과 자금을 필요로 한다.However, the delay time of the delay circuit as described above is only possible through specific equipment such as a metal reticle or FIB, and requires too much time and money for the designer to evaluate the characteristics of the circuit.

또한, 상기한 딜레이 회로는 딜레이 시간이 결정된 후, 디바이스의 특성 변화에 따라 다시 딜레이 시간을 변화시키는 데 많은 어려움이 따른다.In addition, after the delay time is determined, the above-described delay circuit has a lot of difficulty in changing the delay time again according to the characteristic change of the device.

상술한 문제점을 해결하기 위해 제안된 본 발명은, 딜레이 타이밍 조절이 용이한 퓨즈를 이용한 딜레이 회로를 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention proposed to solve the above-mentioned problems is an object of the present invention to provide a delay circuit using a fuse that is easy to adjust the delay timing.

도 1은 종래 딜레이 회로의 구성을 개략적으로 보이는 회로도;1 is a circuit diagram schematically showing the configuration of a conventional delay circuit;

도 2는 본 발명의 실시예에 따른 퓨즈를 이용한 딜레이 회로의 구성을 개략적으로 보이는 회로도.2 is a circuit diagram schematically showing the configuration of a delay circuit using a fuse according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawing

100, 110, 120, 130, 140, 150 : 인버터 160, 170 : 퓨즈100, 110, 120, 130, 140, 150: Inverter 160, 170: Fuse

(구성)(Configuration)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 다수 개의 직렬 연결된 인버터 체인을 딜레이 소자로 사용하는 딜레이 회로에 있어서, 상기 딜레이 회로는, 다수 개의 직렬 연결된 인버터 체인의 입력단 및 출력단의 사이에 병렬 연결된 복수 개의 스위칭 수단을 포함한다.According to a feature of the present invention for achieving the above object, in a delay circuit using a plurality of series connected inverter chain as a delay element, the delay circuit is between the input terminal and the output terminal of the plurality of series connected inverter chain. It comprises a plurality of switching means connected in parallel.

이 회로의 바람직한 실시예에 있어서, 상기 복수 개의 스위칭 수단은 퓨즈이다.In a preferred embodiment of this circuit, the plurality of switching means are fuses.

상술한 목적을 달성하기 위한 본 발명은, 다수 개의 직렬 연결된 인버터들과; 상기 다수 개의 직렬 연결된 인버터들의 각 입력단 및 출력단의 사이에 병렬 연결된 다수 개의 퓨즈를 포함한다.The present invention for achieving the above object, a plurality of series connected inverters; It includes a plurality of fuses connected in parallel between each input terminal and the output terminal of the plurality of series connected inverters.

(작용)(Action)

이와 같은 퓨즈를 이용한 딜레이 회로에 의해서, 딜레이 회로의 딜레이 시간을 용이하게 조절할 수 있고, 또한 딜레이 시간을 변화하는 시간을 최소화할 수 있다.By the delay circuit using such a fuse, the delay time of the delay circuit can be easily adjusted, and the time for changing the delay time can be minimized.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예를 첨부 도면 도 2에 의거해서 상세히 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, preferred embodiment of this invention is described in detail based on attached drawing FIG.

도 2에는 본 발명의 실시예에 따른 퓨즈를 이용한 딜레이 회로의 구성이 개략적으로 도시되어 있다.2 schematically shows a configuration of a delay circuit using a fuse according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 딜레이 회로는, 다수 개의 인버터(100, 110, 120, 130, 140, 150)가 직렬 연결되어 있고, 직렬 연결된 두 개의 퓨즈(160, 170)가 인버터 100의 출력단과 인버터 150의 입력단의 사이에 병렬 연결되어 있다. 그리고, 인버터 120의 출력단과 인버터 130의 입력단은 상기 두 개의 퓨즈(160, 170)의 사이에 연결된다.2, in a delay circuit according to an embodiment of the present invention, a plurality of inverters 100, 110, 120, 130, 140, and 150 are connected in series, and two fuses 160 and 170 connected in series are connected. A parallel connection is made between the output of inverter 100 and the input of inverter 150. The output terminal of the inverter 120 and the input terminal of the inverter 130 are connected between the two fuses 160 and 170.

상술한 바와 같은 구성을 갖는 딜레이 회로의 인버터 100에 인가되는 입력 신호와 인버터 1500으로부터 출력되는 출력 신호 사이의 신호 간격은 상기 두 개의 퓨즈(160, 170)의 연결 상태에 따라 다음과 같은 딜레이 시간을 갖는다.The signal interval between the input signal applied to the inverter 100 of the delay circuit having the configuration as described above and the output signal output from the inverter 1500 has the following delay time according to the connection state of the two fuses 160 and 170. Have

먼저, 상기 퓨즈 160 및 퓨즈 170이 모두 연결된 상태일 때, 상기 딜레이 회로의 입력 신호와 출력 신호는 최소의 딜레이 시간을 갖고, 상기 퓨즈 160 또는 퓨즈 170 중, 어느 하나가 오픈되고, 다른 하나가 연결되면 상기 딜레이 회로의 입력 신호와 출력 신호는 두 개의 퓨즈(160, 170)가 모두 연결되었을 때 보다 상대적으로 긴 딜레이 시간을 갖는다.First, when both the fuse 160 and the fuse 170 are connected, the input signal and the output signal of the delay circuit have a minimum delay time, either the fuse 160 or the fuse 170 is open and the other is connected. In this case, the input signal and the output signal of the delay circuit have a relatively longer delay time than when both fuses 160 and 170 are connected.

또한, 상기 퓨즈 160 및 퓨즈 170이 모두 오픈 상태이면 상기 딜레이 회로의 입력 신호와 출력 신호는 상술한 두 경우에 비해 상대적으로 오랜 딜레이 시간을 갖는다.In addition, when the fuse 160 and the fuse 170 are both open, the input signal and the output signal of the delay circuit have a relatively longer delay time than the above two cases.

그리고, 상술한 딜레이 회로에 있어서, 상기 인버터 110, 120, 130, 140은 상기 신호가 입력되는 인버터 100에 비해 상대적으로 작은 전류 구동 능력을 갖는다.In the delay circuit described above, the inverters 110, 120, 130, and 140 have a relatively small current driving capability compared to the inverter 100 to which the signal is input.

상술한 바와 같은 퓨즈를 이용한 딜레이 회로에 의해서, 딜레이 회로의 딜레이 시간을 용이하게 조절할 수 있고, 또한 딜레이 시간을 변화하는 시간을 최소화할 수 있다.By the delay circuit using the fuse as described above, the delay time of the delay circuit can be easily adjusted, and the time for changing the delay time can be minimized.

Claims

In a delay circuit using a plurality of series connected inverter chain as a delay element,

The delay circuit comprises a plurality of switching means connected in parallel between the input terminal and the output terminal of the plurality of series connected inverter chain.

The method of claim 1,

And the plurality of switching means are fuses.

A plurality of series connected inverters;

And a plurality of fuses connected in parallel between respective input and output terminals of the plurality of serially connected inverters.