KR19980083270A

KR19980083270A - Channel-specific data delay device for testing echo cancellers

Info

Publication number: KR19980083270A
Application number: KR1019970018517A
Authority: KR
Inventors: 김재평
Original assignee: 유기범; 대우통신 주식회사
Priority date: 1997-05-13
Filing date: 1997-05-13
Publication date: 1998-12-05
Also published as: KR100247416B1

Abstract

본 발명은 반향 제거기의 시험을 위하여 1 프레임내 소정 채널의 데이터를 소정 시간 지연시키는 장치에 관한 것으로서, 1 프레임내의 다수 채널중에 채널 선택 신호에 대응하는 채널 데이터만을 입력하여 병렬 상태로 변환시키는 직병렬 변환부(1)와; 직병렬 변환부(1)를 통하여 병렬 상태로 변환된 채널의 데이터를 기록 어드레스 신호에 대응하는 어드레스에 저장하고, 독취 어드레스에 대응하는 어드레스에 저장된 데이터를 출력하는 메모리(2)와; 소정의 동기 클럭및 지연 시간 신호가 인가되며, 동기 클럭에 동기되어 상기 기록 어드레스 신호를 순차적으로 출력하고, 기록 어드레스 신호에 대응하는 독취 어드레스 신호를 소정 프레임 지연시켜 출력하는 지연부(3)와; 메모리(2)로부터 출력되는 데이터를 채널 선택 신호에 동기되어 병렬로 변환시켜 출력하는 직병렬 변환부(4)와; 현재 프레임에서 채널 선택 신호에 대응하는 채널에 상기 병직렬 변환부(4)의 채널 데이터를 삽입하여 출력하는 멀티 플렉서(5)를 구비한다.The present invention relates to an apparatus for delaying data of a predetermined channel within a frame for a predetermined time for a test of an echo canceller. A conversion unit 1; A memory 2 for storing the data of the channel converted into the parallel state through the serial-to-parallel conversion unit 1 at an address corresponding to the write address signal, and outputting the data stored at the address corresponding to the read address; A delay unit (3) to which a predetermined synchronous clock and delay time signal is applied, synchronously outputs the write address signal in synchronization with the synchronous clock, and delays and outputs a read address signal corresponding to the write address signal by a predetermined frame; A serial-to-parallel converter 4 for converting and outputting data output from the memory 2 in parallel in synchronization with the channel selection signal; And a multiplexer 5 for inserting and outputting channel data of the parallel-to-serial converter 4 in a channel corresponding to the channel selection signal in the current frame.

즉, 본 발명에서는 반향 제거기의 성능을 테스트 하기 위한 테스트용 데이터의 채널별 지연 시간을 자유롭게 설정할 수 있다는 효과가 있다.That is, in the present invention, the delay time for each channel of the test data for testing the performance of the echo canceller can be freely set.

Description

Channel-specific data delay device for testing echo cancellers

본 발명은 데이터 통신시에 발생하는 반향(echo)을 제거하기 위한 반향 제거기를 시험하는 장치에 관한 것으로서, 더욱 상세하게는 반향 제거기를 시험하기 위하여 통신시 사용되는 채널 데이터를 소정 시간 지연시킬 수 있는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for testing an echo canceller for canceling echoes occurring in data communications, and more particularly to delaying channel data used in communications for a predetermined time to test echo cancellers. Relates to a device.

고도화 정보 사회에서는 다양한 형태의 정보를 시간과 공간에 구애받지 않고 교환해 줄 수 있는 이동 통신 서비스가 요구되고 있다.In the advanced information society, mobile communication services that can exchange various types of information regardless of time and space are required.

디지탈 이동 통신망 시스템에서는 디지탈 이동 통신망의 이동 가입자가 회선 교환망에 접속된 고정 가입자와 통화시에 회선 교환망에 있는 2선/4선 변환 회로에서의 임피던스 부정합에 의한 반향과 이동국과 이동국과 기지국 사이에 무선 채널의 효용성 등의 이유로 사용 대역을 감소시키기 위하여 프레임 대 프레임 의 음성 코딩을 행하고 있다. 이때 음성 데이타는 수십 ms의 프로세싱 지연이 발생함에 따른 반향등으로 이동 가입자는 통화의 불편을 느끼게 되므로 이러한 반향을 제거하기 위하여 반향 제거 장치가 사용되고 있다.In a digital mobile communication network system, a mobile subscriber of a digital mobile communication network echoes due to impedance mismatch in a two-wire and four-wire conversion circuit in a circuit-switched network during a call with a fixed subscriber connected to the circuit-switched network, and wirelessly between the mobile station and the mobile station and the base station. In order to reduce the use band due to the effectiveness of the channel, voice coding of frame to frame is performed. At this time, the voice data is affected by a reverberation due to a processing delay of several tens of ms, so that the mobile subscriber feels inconvenience in the call. Therefore, an echo canceller is used to remove the reverberation.

한편, 전화 채널을 통한 음성 데이터들은 동일한 프로세싱 지연 시간을 갖는 것이 아니라 전송로및 기지국 등의 하드웨어의 특성에 따라 상이한 지연 시간을 가지게 되는 바, 반향 제거 장치의 시험하기 위하여는 음성 데이터의 지연 시간별 성능을 시험할 필요가 있게 된다.On the other hand, the voice data over the telephone channel does not have the same processing delay time, but different delay time depending on hardware characteristics of transmission line and base station, and so on. You will need to test it.

즉, 반향 제거 장치를 시험하기 위하여는 전화 채널 별로 음성 데이터를 상이한 시간으로 지연시켜줄 필요가 있으나, 종래에는 이와 같이 음성 데이터의 지연 시간을 선택적으로 설정할 수 있는 장치가 없다는 문제가 있었다.That is, in order to test the echo cancellation device, it is necessary to delay the voice data for each telephone channel at a different time. However, there is a problem in the related art that there is no device capable of selectively setting the delay time of the voice data.

본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 반향 제거기의 성능을 테스트 하기 위한 테스트용 데이터의 채널별 지연 시간을 자유롭게 설정할 수 있는 반향 제거기의 시험을 위한 채널별 데이터 지연 장치를 제공하는데 있다.The present invention has been made to solve such a problem, an object of the present invention is a data delay device for each channel for the test of the echo canceller that can freely set the delay time for each channel of the test data for testing the performance of the echo canceller. To provide.

본 발명에 따른 반향 제거기의 시험을 위한 채널별 데이터 지연 장치는, 반향 제거기의 시험을 위하여 1 프레임내 소정 채널의 데이터를 소정 시간 지연시키는 장치로서, 1 프레임내의 다수 채널중에 채널 선택 신호에 대응하는 채널 데이터만을 입력하여 병렬 상태로 변환시키는 직병렬 변환부와; 직병렬 변환부를 통하여 병렬 상태로 변환된 채널의 데이터를 기록 어드레스 신호에 대응하는 어드레스에 저장하고, 독취 어드레스에 대응하는 어드레스에 저장된 데이터를 출력하는 메모리와; 소정의 동기 클럭및 지연 시간 신호가 인가되며, 동기 클럭에 동기되어 기록 어드레스 신호를 순차적으로 출력하고, 기록 어드레스 신호에 대응하는 독취 어드레스 신호를 소정 프레임 지연시켜 출력하는 지연부(3)와; 메모리(2)로부터 출력되는 데이터를 채널 선택 신호에 동기되어 병렬로 변환시켜 출력하는 직병렬 변환부와; 현재 프레임에서 채널 선택 신호에 대응하는 채널에 상기 병직렬 변환부의 채널 데이터를 삽입하여 출력하는 멀티 플렉서를 구비한다.A channel-specific data delay device for testing an echo canceller according to the present invention is a device for delaying a predetermined time of data of a predetermined channel in one frame for a test of an echo canceller, and corresponding to a channel selection signal among a plurality of channels in one frame. A serial-to-parallel converter configured to input only channel data and convert the channel data into a parallel state; A memory for storing the data of the channel converted into the parallel state through the serial-to-parallel conversion unit at an address corresponding to the write address signal, and outputting the data stored at the address corresponding to the read address; A delay unit (3) to which a predetermined synchronous clock and delay time signal is applied, and sequentially outputs the write address signal in synchronization with the synchronous clock, and delays and outputs a read address signal corresponding to the write address signal by a predetermined frame; A serial-to-parallel converter for converting and outputting data output from the memory 2 in parallel in synchronization with the channel selection signal; And a multiplexer for inserting and outputting channel data of the parallel-to-serial converter into a channel corresponding to the channel selection signal in the current frame.

도 1은 본 발명에 따른 반향 제거기의 시험을 위한 채널별 데이터 지연 장치의 블럭도.1 is a block diagram of a channel-specific data delay device for testing an echo canceller in accordance with the present invention.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

1 : 직병렬 변환부2 : 메모리1: Serial and parallel converter 2: Memory

3 : 지연부4 : 병직렬 변환부3: delay unit 4: parallel-serial conversion unit

5 : 멀티 플렉서5: multiplexer

이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 반향 제거기의 시험을 위한 채널별 데이터 지연 장치의 블록도로서, 도시된 바와 같이 직렬 상태의 프레임 데이터들은 직병렬 변환부(1)에 인가된다. 여기서 데이터들은 일반 전화 통신에서와 같이 하나의 프레임내에 다수개의 채널(1채널은 통상 8 비트로 형성된다.)로 형성되어 있다.FIG. 1 is a block diagram of a channel-specific data delay apparatus for testing an echo canceller according to the present invention. As illustrated, frame data in a serial state is applied to a serial-to-parallel converter 1. Here, data is formed of a plurality of channels (one channel is usually formed of 8 bits) in one frame as in general telephone communication.

직병렬 변환부(1)에는 프레임 데이터외에 도시된 바와 같이 채널 선택 신호가 인가되며, 이 채널 선택 신호에 대응하는 채널의 데이터 즉, 1 프레임내의 다수 채널중에 채널 선택 신호에 대응하는 채널 데이터만을 입력하여 병렬 상태로 변환시키게 된다. 이와 같이 채널 선택 신호는 도시되지 않는 프로세서 등을 이용하여 사용자가 용이하게 생성, 출력시킬 수 있음은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 알 수 있을 것이다.A channel selection signal is applied to the serial-to-parallel converter 1 as shown in addition to the frame data, and inputs only data of a channel corresponding to the channel selection signal, that is, channel data corresponding to the channel selection signal among a plurality of channels in one frame. To convert to parallel state. As such, it will be apparent to those skilled in the art that the channel selection signal can be easily generated and output by a user using a processor (not shown).

직병렬 변환부(1)를 통하여 병렬 상태로 변환된 채널의 데이터는 메모리(2)에 인가되며, 메모리(2)는 지연부(3)로부터 인가되는 기록 어드레스 신호에 대응하는 어드레스에 직병렬 변환부(1)의 채널 데이터를 저장하고, 독취 어드레스 신호(read)에 따른 어드레스의 데이터를 출력하도록 구성되어 있다. 이때, 지연부(3)에는 도시된 바와 같이 소정의 동기 클럭및 지연 시간 신호가 인가되며, 지연부(3)는 동기 클럭에 동기되어 상술한 기록 어드레스 신호에 대응하는 독취 어드레스 신호를 소정 시간(프레임) 지연시켜 출력하게 된다. 즉, 지연부(3)는 기록 어드레스로서 출력한 어드레스를 지연 시간 신호에 대응하는 시간의 경과후에 독취 어드레스로서 출력하는 것이다.The data of the channel converted into the parallel state through the serial to parallel conversion unit 1 is applied to the memory 2, and the memory 2 is converted to the parallel to an address corresponding to the write address signal applied from the delay unit 3. The channel data of the section 1 is stored, and the data of the address according to the read address signal read is output. At this time, a predetermined synchronous clock and delay time signal is applied to the delay unit 3 as shown, and the delay unit 3 synchronizes the read address signal corresponding to the above-described write address signal with a predetermined time ( Frame) delayed output. That is, the delay unit 3 outputs the address output as the write address as the read address after the passage of time corresponding to the delay time signal.

메모리(2)로부터 출력된 채널 데이터는 병직렬 변환부(4)에 인가되며, 병직렬 변환부(4)는 메모리(2)의 채널 데이터(병렬 상태의)를 직렬 상태로 변환시켜 출력한다. 이때, 병직렬 변환부(4)에는 상술한 채널 선택 신호가 인가되고 있으며, 병직렬 변환부(4)는 직렬 상태로 변환된 채널 데이터를 이 채널 선택 신호에 동기되어 출력하도록 구성되어 있다. 즉, 상술한 바와 같이 직병렬 변환부(1)에서 병렬 상태로 변환된 소정 채널의 데이터를 메모리(2)를 통하여 소정 시간(프레임)지연되는 바, 이 지연된 채널 데이터를 후술하는 바와 같이 소정 프레임 지연된 프레임내 해당 순서 채널에 삽입하기 위하여 이 채널 선택 신호에 동기되어 출력하는 것이다.The channel data output from the memory 2 is applied to the parallel and serial converter 4, and the parallel and serial converter 4 converts the channel data (in parallel state) of the memory 2 into a serial state and outputs the serial data. At this time, the above-described channel selection signal is applied to the parallel-to-serial conversion unit 4, and the parallel-to-serial conversion unit 4 is configured to output the channel data converted into the serial state in synchronization with the channel selection signal. That is, as described above, the data of the predetermined channel, which is converted into the parallel state by the serial-to-parallel conversion unit 1, is delayed by a predetermined time (frame) through the memory 2, so that the delayed channel data is described below. It is output in synchronization with this channel selection signal for insertion into a corresponding sequence channel in a delayed frame.

병직렬 변환부(4)를 통하여 직렬 상태로 변환된 채널 데이터는 멀티 플렉서(5)에 인가되며, 멀티 플렉서(5)에는 현재의 프레임 데이타및 채널 선택 신호가 인가되는 바, 멀티 플렉서(50)는 현재의 프레임 데이타에서 채널 선택 신호에 대응하는 채널의 데이터를 소거시키고, 이 소거된 채널에는 상술한 병직렬 변환부(4)의 채널 데이터를 삽입하여 출력하게 된다.The channel data converted into the serial state through the parallel-to-serial converter 4 is applied to the multiplexer 5, and the current frame data and the channel selection signal are applied to the multiplexer 5, and thus the multiplexer Reference numeral 50 deletes the data of the channel corresponding to the channel selection signal from the current frame data, and inserts and outputs the channel data of the parallel-to-serial converter 4 described above into this erased channel.

즉, 본 발명에서는 메모리(2)를 이용하여 1 프레임내 소정 채널의 데이터를 소정 프레임 지연시키고, 이 지연된 채널의 데이터를 소정 프레임 뒤의 프레임내 해당 채널에 삽입시키므로써 1 프레임내 소정 채널의 데이터를 소정 프레임 지연시킬 수 있게 되는 것이다. 여기서, 지연 시간을 상술한 바와 같이 사용자가 자유로이 설정이 가능함은 용이하게 알 수 있을 것이다.That is, in the present invention, the memory 2 uses the memory 2 to delay the predetermined channel data by one frame and insert the delayed channel data into the corresponding channel in the frame after the predetermined frame. It is possible to delay the predetermined frame. Here, it will be readily understood that the user can freely set the delay time as described above.

또한, 본 발명에서는 도시된 바와 같이 별도의 표시부(6)를 구성하게 되면, 채널별로 지연된 시간을 용이하게 할 수 있을 것이다. 이와 같이 지연된 시간을 표시부(6)를 통하여 표시하는 기술은 본 발명의 기술 분야에서는 통상의 기술인 바, 본 명세서에서는 구체적인 설명을 생략하였다.In addition, in the present invention, if the separate display unit 6 is configured as shown, the delayed time for each channel may be facilitated. The technique of displaying the delayed time through the display unit 6 is a conventional technique in the technical field of the present invention, and thus, a detailed description thereof is omitted.

이와 같이 본 발명에서는 반향 제거기의 성능을 테스트 하기 위한 테스트용 데이터의 채널별 지연 시간을 자유롭게 설정할 수 있다는 효과가 있다.As described above, in the present invention, the delay time for each channel of the test data for testing the performance of the echo canceller can be freely set.

Claims

An apparatus for delaying a predetermined time of data of a predetermined channel in one frame for a test of an echo canceller,

A serial-to-parallel converter (1) for inputting only channel data corresponding to a channel selection signal among the plurality of channels in one frame and converting the same into a parallel state;

A memory (2) for storing the data of the channel converted into a parallel state through the serial-to-parallel conversion unit (1) at an address corresponding to a write address signal, and outputting data stored at an address corresponding to a read address;

A predetermined synchronous clock and delay time signal are applied, and the write address signal is sequentially output in synchronization with the synchronous clock, and the read address signal corresponding to the write address signal is delayed by a predetermined frame corresponding to the delay time signal. A delay unit 3 for outputting;

A serial-to-parallel converter (4) for converting and outputting data output from the memory (2) in parallel in synchronization with the channel selection signal;

And a multiplexer (5) for inserting and outputting channel data of the parallel-to-serial converter (4) in a channel corresponding to the channel selection signal in a current frame.

The method of claim 1,

And a display unit (6) for displaying a time at which the write address signal and the output address signal are delayed in the delay unit (3).