KR19980082685A - Nonvolatile Memory Devices and Cell Erasing and Erasing Verification Methods - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 분야, 특히 비휘발성 메모리 장치Semiconductor applications, especially nonvolatile memory devices
2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention
플래쉬 셀을 소거 할 때 셀의 게이트와 드레인 사이에 걸리는 전계를 전원에 따라 일정하게 조절하여 소거되는 셀이 고 전원전압에서도 저 전원전압 때와 같은 소거 스트레스를 받도록 하는 비휘발성 메모리 장치와, 그의 셀 소거 및 소거 검증 방법을 제공하고자 한다.A nonvolatile memory device in which an electric field applied between a gate and a drain of a cell is constantly adjusted according to a power supply when an flash cell is erased so that the erased cell is subjected to the same erase stress as a low power supply voltage even at a high power supply voltage, and a cell thereof. An erase and erase verification method is provided.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
셀의 소거를 위해 셀의 프로그램게이트에 인가되는 소거전압을 생성하는 네가티브 차지 펌핑 장치; 및 상기 네가티브 펌핑 장치로부터 출력되는 상기 소거전압을 전원전압 레벨에 따라서 반비례하게 조절하는 소거전압조절수단을 포함한다. 그리고, 소거 검증을 위해 상기 셀로부터의 전류와 비교대상이 되는 기준전류를 발생시키는 기준셀은 전원전압과 무관하게 기준전류를 발생하기 위해 선택게이트 및 프로그램게이트로 전원전압과 무관하게 일정전압을 인가받는다.A negative charge pumping device for generating an erase voltage applied to a program gate of the cell for erasing the cell; And erase voltage adjusting means for adjusting the erase voltage output from the negative pumping device in inverse proportion to a power supply voltage level. The reference cell generating a reference current to be compared with the current from the cell for erasure verification is applied with a constant voltage irrespective of the power supply voltage to the selection gate and the program gate to generate the reference current regardless of the power supply voltage. Receive.
4. 발명의 중요한 용도4. Important uses of the invention
비휘발성 메모리 장치Nonvolatile memory device
Description
본 발명은 셀(cell)을 소거(erase) 할 때 게이트(gate)와 드레인(drain) 사이에 걸리는 전계(field)를 전원(power)에 따라 일정하게 조절하여 소거되는 셀이 고 전원전압(high Vcc)에서도 저 전원전압(low Vcc) 때와 같은 소거 스트레스를 받도록 하는 비휘발성 메모리 장치 및 그 소거 방법에 관한 발명이다.According to the present invention, when a cell is erased, a cell that is erased by constantly adjusting an electric field applied between a gate and a drain according to a power is high. The invention relates to a nonvolatile memory device and a method of erasing the same, which are subjected to the same erasing stress as when a low Vcc is applied.
통상적으로, 비휘발성 메모리 장치인 플래쉬 메모리 셀의 소거 방법은 셀의 게이트에 가해지는 소거 전압을 네가티브 차지 펌프(NCP: negative charge pump)에서 펌핑하여 바로 구비된 소거멀티플렉스(MUX)에 가해주므로써 전원에 따라 비례하여 게이트 전압이 인가되었다. 이에따라 고 전원전압(high vcc)이 되면 소거가 되는 셀에 가해지는 스트레스가 낮은 전원전압 때보다 현저히 커지게되어 고 전원전압으로 소거할 때는 셀의 수명이 짧아지는 단점이 있다.In general, a method of erasing a flash memory cell, which is a nonvolatile memory device, pumps an erase voltage applied to a gate of a cell by a negative charge pump (NCP) to apply an erase multiplex (MUX) immediately provided therein. The gate voltage was applied in proportion to the power supply. Accordingly, when the high power supply voltage (high vcc) is applied, the stress applied to the cell to be erased is significantly greater than that of the low power supply voltage, and the life of the cell is shortened when the high power supply voltage is erased.
본 발명의 목적은 셀을 소거 할 때 셀의 게이트와 드레인 사이에 걸리는 전계를 전원에 따라 일정하게 조절하여 소거되는 셀이 고 전원전압에서도 저 전원전압 때와 같은 소거 스트레스를 받도록 하는 비휘발성 메모리 장치 및 그 소거 방법을 제공함에 있다.Disclosure of Invention An object of the present invention is to adjust an electric field between a gate and a drain of a cell according to a power supply when erasing a cell so that the erased cell is subjected to the same erasing stress as a low power supply voltage even at a high power supply voltage. And an erasing method thereof.
도 1은 본 발명의 구성 블록도,1 is a block diagram of the present invention;
도 2는 본 발명의 일실시예에 따른 전압 감쇄기 회로도,2 is a circuit diagram illustrating a voltage attenuator according to an embodiment of the present invention;
도 3은 소거하고자 하는 어레이 셀,3 is an array cell to be erased,
도 4는 소거 검증을 위한 기준 셀.4 is a reference cell for erase verification.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100: 전압감쇄기 110: 서브-Vcc 생성부100: voltage attenuator 110: sub-Vcc generator
상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 장치는 셀의 소거를 위해 셀의 프로그램게이트에 인가되는 소거전압을 생성하는 네가티브 차지 펌핑 장치; 및 상기 네가티브 펌핑 장치로부터 출력되는 상기 소거전압을 전원전압 레벨에 따라서 반비례하게 조절하는 소거전압조절수단을 포함한다. 그리고, 소거 검증을 위해 상기 셀로부터의 전류와 비교대상이 되는 기준전류를 발생시키는 기준셀은 전원전압과 무관하게 기준전류를 발생하기 위해 선택게이트 및 프로그램게이트로 전원전압과 무관하게 일정전압을 인가받는다.A nonvolatile memory device of the present invention for achieving the above object comprises a negative charge pumping device for generating an erase voltage applied to the program gate of the cell for erasing the cell; And erase voltage adjusting means for adjusting the erase voltage output from the negative pumping device in inverse proportion to a power supply voltage level. The reference cell generating a reference current to be compared with the current from the cell for erasure verification is applied with a constant voltage irrespective of the power supply voltage to the selection gate and the program gate to generate the reference current regardless of the power supply voltage. Receive.
또한 본 발명에 따른 비휘발성 메모리 장치의 셀 소거 방법은 소거하고자하는 셀의 프로그램게이트과 드레인 사이에 걸리는 전계가 전원전압 레벨의 고·저 여하에 관계없이 일정토록 유지시키기 위해, 상기 소거전압을 전원전압 레벨에 반비례하게 조절하여 셀 소거를 행하는 것을 특징으로 한다.In addition, in the cell erasing method of the nonvolatile memory device according to the present invention, the erasing voltage is maintained so that the electric field applied between the program gate and the drain of the cell to be erased is kept constant regardless of whether the power supply voltage level is high or low. The cell erase is performed in inverse proportion to the level.
또한, 본 발명에 따른 비휘발성 메모리 장치의 소거 검증 방법은 소거하고자하는 어레이 셀의 프로그램게이트과 드레인 사이에 걸리는 전계가 전원전압 레벨의 고·저 여하에 관계없이 일정토록 유지시키기 위해, 상기 소거전압을 전원전압 레벨에 반비례하게 조절하여 어레이 셀 소거를 행하고, 상기 셀로부터의 전류와 비교대상이 되는 기준전류를 전원전압과 무관하게 발생시켜, 상기 기준전류와 소거된 어레이 셀로 부터의 전류를 비교하여 소거 검증 하는 것을 특징으로 한다.In addition, the erase verification method of the nonvolatile memory device according to the present invention maintains the erase voltage so that the electric field applied between the program gate and the drain of the array cell to be erased is kept constant regardless of whether the power supply voltage level is high or low. Array cell erasing is performed inversely proportional to the power supply voltage level, and a reference current to be compared with the current from the cell is generated irrespective of the power supply voltage so that the reference current and the current from the erased array cell are compared and erased. It is characterized by verifying.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 1은 본 발명의 구성 블록도이다. 도 1을 참조하면, 소거전압을 발생하는 네가티브 차지 펌프(10)와, 소거전압을 인가받으며 셀 어레이(20)중 소거 대상이 되는 셀을 선택하기 위한 소거멀티플렉서(30)와, 어레이 셀로 부터의 전류와 비교대상이 되는 기준전류를 발생하는 기준셀(40) 및 어레이 셀 및 기준셀로 부터의 전류차를 센싱/증폭하는 센스앰프(50)는 모두 통상적인 플래쉬 메모리의 주변회로 구성이고, 본 발명은 이와같은 구성에서, 네가티브 차지 펌프(10)로부터 출력되는 소거 전압이 바로 소거멀티플렉서(30)에 입력되는 것이 아니라 전압감쇄기(negative regulator, 100)를 거쳐 그 레벨이 조절된 다음 소거멀티플렉서(30)에 입력되도록 하는 것이다. 이와 더불어 본 발명은 소거 검증을 할 경우 센스앰프(50)에서 기준셀(40)과 어레이 셀(20)의 전류를 비교하게 되는데, 고 전원전압에서 검증을 할 경우 기준셀 전류를 일정하게 해주기 위해 선택 게이트와 프로그램 게이트를 전원전압에 따라 변하지 않는 일정전압(VCCR) 전압을 인가해준다.1 is a block diagram of the present invention. Referring to FIG. 1, a negative charge pump 10 generating an erase voltage, an erase multiplexer 30 for selecting a cell to be erased from the cell array 20, and an array multiplexer 30 are selected from the array cells. The reference cell 40 generating the reference current to be compared with the current and the sense amplifier 50 for sensing / amplifying the current difference from the array cell and the reference cell are all peripheral circuit configurations of a conventional flash memory. In such a configuration, the erase voltage output from the negative charge pump 10 is not directly input to the erase multiplexer 30, but rather the level thereof is adjusted through a negative regulator 100, and then the erase multiplexer 30 ) To be entered. In addition, the present invention compares the current of the reference cell 40 and the array cell 20 in the sense amplifier 50 in the erase verification, in order to make the reference cell current constant when verifying at a high power supply voltage. The select gate and the program gate are applied with a constant voltage (VCCR) that does not vary with the power supply voltage.
결국, 본 발명은 고 전원전압에서 셀에 가해지는 높은 스트레스를 해결하기 위해, 네가티브 차지 펌프의 출력단에 전원전압 레벨에 따라서 반비례하게 소거 전압을 조절하는 전압감쇄기를 달아서 셀의 게이트에 가해지는 소거 전압을 조절하게 된다. 그런데 이렇게 하면 셀의 스트레스는 줄일수 있지만 고전위에서 소거 검증(verify)이 잘 안돼는 문제점이 있으므로 이를 해결하기 위해 기준셀의 게이트에 전원전압에 따라서 일정한 전압이 가해지도록 해주어 고 전원전압에서도 저 전원전압과 마찬가지로 소거 검증이 잘되도록 해주었다.As a result, the present invention has a voltage attenuator for controlling the erase voltage in inverse proportion to the power supply voltage level at the output terminal of the negative charge pump to solve the high stress applied to the cell at a high power supply voltage. Will be adjusted. However, this can reduce the stress of the cell, but there is a problem that the erase verification (verify) is not good at the high potential, so to solve this problem, a constant voltage is applied to the gate of the reference cell according to the power supply voltage. Similarly, the erasure verification was successful.
도 2는 본 발명에 따른 전압감쇄기의 일실시예시도이다. 도 2를 참조하면, 소거 전압 단자가 드레인과 접속되고 기판(또는 웰)과 소오스가 접지전압단자에 연결되며 게이트산화막이 두꺼워 소정의 접합(junction) 항복전압을 갖는 고전압용 PMOS 트랜지스터(Pø)와, 이 PMOS 트랜지스터(Pø)의 게이트에 서브-Vcc 생성부(110)로부터 출력되는 전압(Vout)가 인가된다. 서브-Vcc 생성부(110)는 전원전압(Vcc) 단자와 자신의 출력단 (Vout)간에 직렬로 다이오드 접속된 두깨의 PMOS 트랜지스터(P1,P2)로 구성된다.Figure 2 is an embodiment of a voltage attenuator according to the present invention. Referring to FIG. 2, the erase voltage terminal is connected to the drain, the substrate (or the well) and the source are connected to the ground voltage terminal, and the gate oxide film is thick, so that the high voltage PMOS transistor Pø having a predetermined junction breakdown voltage is connected. The voltage Vout output from the sub-Vcc generator 110 is applied to the gate of the PMOS transistor Pø. The sub-Vcc generating unit 110 is composed of two PMOS transistors P1 and P2 diode-connected in series between the power supply voltage Vcc terminal and its output terminal Vout.
동작을 살펴보면, 트랜지스터 Pø의 접합 항복전압(예: 15V)을 이용하여 소거전압을 제한하게 되는데, 먼저, 서브-Vcc 생성부(110)는 Vcc를 2배의 Vtp 만큼(1V) 강하시켜 Vout 단자로 출력하게 된다. 따라서, Vout 단자가 트랜지스터 Pø의 게이트에 인가되고, 소거전압과 그 인가된 게이트 전압 간의 차가 트랜지스터 Pø의 항복전압 이상이되면 접합과 게이트의 계면에서 항복이 일어나게 되므로 소거전압은 항복전압 이상은 걸리지 않게된다. 이러한 방법으로 전원전압(Vcc)에 반비례하는 소거전압 레벨을 만들 수 있다.In operation, the erase voltage is limited by using the junction breakdown voltage of the transistor Pø (for example, 15V). First, the sub-Vcc generator 110 drops Vcc by twice Vtp (1V) to the Vout terminal. Will output Therefore, when the Vout terminal is applied to the gate of the transistor Pø and the difference between the erase voltage and the applied gate voltage becomes more than the breakdown voltage of the transistor Pø, breakdown occurs at the interface between the junction and the gate, so that the erase voltage is not applied beyond the breakdown voltage. . In this way, an erase voltage level inversely proportional to the power supply voltage Vcc can be made.
도 3을 참조하여 소거되는 어레이 셀의 각 단자에 인가되는 전압조건을 살펴보면, 어레이 셀의 드레인(D)은 Vcc를 인가받고, 소오스(S)는 플로팅(floating)되며, 선택게이트(s/g)는 접지되며, 프로그램게이트(p/g)에는 전압감쇄기에 의해 조절된 소거전압이 인가된다. 위의 조건이 만족하면, 어레이 셀의 프로그램게이트(p/g)와 드레인 사이에 걸리는 전계, 즉 소거전압과 드레인 전압의 합 만큼에 의해 소거가 된다. 그러므로 본 발명에서는 도 2에서 설명한 바와같은 방법으로 셀의 프로그램게이트와 드레인 사이의 전계를 Vcc에 관계없이 일정하게 유지한다.Referring to FIG. 3, a voltage condition applied to each terminal of an array cell to be erased is applied. The drain D of the array cell is applied with Vcc, the source S is floating, and the select gate s / g. ) Is grounded, and an erase voltage regulated by a voltage attenuator is applied to the program gate p / g. If the above condition is satisfied, the erase is performed by the electric field applied between the program gate (p / g) and the drain of the array cell, that is, the sum of the erase voltage and the drain voltage. Therefore, in the present invention, the electric field between the program gate and the drain of the cell is kept constant regardless of Vcc by the method described with reference to FIG. 2.
이상에서 설명한 바와같이, 셀의 프로그램게이트와 드레인 사이의 전계를 전원전압에 따라 일정하게 유지하면 셀의 스트레스는 줄일수 있지만 고전위에서 소거 검증(verify)이 잘 안되는 문제점이 있으므로, 이를 해결하기 위해 기준셀의 게이트에 전원전압에 따라서 일정한 전압이 가해지도록 해주어한다. 즉 도 4에 도시된 바와같이, 기준셀의 선택게이트와 프로그램게이트를 Vcc에 따라 변하지 않는 전압인 VCCR(약 3.8V)을 인가해준다. 그래서 본 발명에서는 저 전원전압에서 고 전원전압까지 어레이 셀을 일정하게 소거해 줄 수가 있다.As described above, if the electric field between the program gate and the drain of the cell is kept constant according to the power supply voltage, the stress of the cell can be reduced, but there is a problem that the erase verification is not performed at high potential. A constant voltage is applied to the gate of the cell in accordance with the power supply voltage. That is, as shown in FIG. 4, the select gate and the program gate of the reference cell are applied with VCCR (about 3.8 V) which is a voltage which does not change with Vcc. Therefore, in the present invention, the array cells can be constantly erased from the low power supply voltage to the high power supply voltage.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 소거하고자 하는 어레이 셀에에 일정한 전계를 걸리게하여 저 전원전압(low Vcc)에서 고 전원전압(high Vcc)까지 전원이 변하더라도 전원의 변화에 관계없이 일정하게 소거해 주어 소거된 셀의 균일성 및 셀의 스트레스를 줄여주는 효과가 있다.According to the present invention, a constant electric field is applied to an array cell to be erased so that even if a power source is changed from a low power supply voltage (low Vcc) to a high power supply voltage (high Vcc), the power supply is constantly erased regardless of the power supply change. It has the effect of reducing uniformity and cell stress.
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Cited By (2)
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| KR100509199B1 (en) * | 1998-12-29 | 2005-10-26 | 주식회사 하이닉스반도체 | How to program and erase flash memory cells |
| KR100802058B1 (en) * | 2005-12-20 | 2008-02-12 | 삼성전자주식회사 | Non-volatile semiconductor memory device |
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1997
- 1997-05-08 KR KR1019970017736A patent/KR100446446B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR100509199B1 (en) * | 1998-12-29 | 2005-10-26 | 주식회사 하이닉스반도체 | How to program and erase flash memory cells |
| KR100802058B1 (en) * | 2005-12-20 | 2008-02-12 | 삼성전자주식회사 | Non-volatile semiconductor memory device |
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