KR100223263B1 - Erasing method of flash memory cell - Google Patents

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Abstract

본 발명은 플래쉬 메모리셀의 소거동작시 전원전압(Vcc)의 증가에 따라 반비례하는 소거 전압을 메모리셀에 인가하여 고전압(High Vcc)에서도 저전압(Low Vcc)에서와 같은 셀 스트레스(Stress)를 주어 소거동작을 수행하고, 확인동작시에도 기준셀(Reference Cell)의 기준전류를 일정하게 만들어 주어 전원전압의 변동에 관계없이 일정한 소거 동작을 수행할 수 있는 플래쉬 메모리셀의 소거 방법에 관해 개시된다.According to the present invention, an erase voltage that is inversely proportional to an increase in power supply voltage Vcc is applied to a memory cell during an erase operation of a flash memory cell, thereby giving a cell stress even at a high voltage (Low Vcc) even at a high voltage (Vcc). Disclosed is a method of erasing a flash memory cell that performs an erase operation and makes a reference current of a reference cell constant even during a check operation, thereby performing a constant erase operation regardless of a change in power supply voltage.

Description

플래쉬 메모리셀의 소거 방법Erasing Flash Memory Cells

제 1 도는 본 발명에 따른 플래쉬 메모리셀의 소거 방법을 설명하기 위해 도시한 블럭도.1 is a block diagram illustrating a method of erasing a flash memory cell according to the present invention.

제2a 및 2b 도는 제 1 도의 레귤레이터에 대한 상세 회로도 및 그 단면도.2a and 2b are detailed circuit diagrams and cross-sectional views of the regulator of FIG.

제 3 도는 제 2a 도의 전원전압 제어부에 대한 상세 회로도.3 is a detailed circuit diagram of the power supply voltage controller of FIG. 2A.

제 4 도는 제 1 도의 기준셀에 대한 상세 회로도.4 is a detailed circuit diagram of the reference cell of FIG.

제 5 도는 제 1 도의 메인 메모리셀에 대한 상세 회로도.5 is a detailed circuit diagram of the main memory cell of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 메인 메모리셀 블럭 2 : 네가티브 챠지펌프 블럭1: Main memory cell block 2: Negative charge pump block

3 : 레귤레이터 4 : 기준셀 블럭3: regulator 4: reference cell block

5 : 센스앰프5: Sense Amplifier

본 발명은 플래쉬 메모리셀의 소거 방법에 관한 것으로, 특히 고전압(High Vcc)에서도 저전압(Low Vcc)에서와 같은 셀 스트레스(Stress)를 이용한 플래쉬 메모리셀의 소거 방법에 관한 것이다.The present invention relates to a method of erasing a flash memory cell, and more particularly, to a method of erasing a flash memory cell using a cell stress such as at a low voltage even at a high voltage (High Vcc).

일반적으로 종래의 플래쉬 메모리셀의 소거동작시에는 네가티브 챠지펌프(NQP : Negative Charge Pump)의 출력이 전원전압에 따라 일정하거나 또는 비례해서 커지게 되므로 셀의 프로그램 게이트 전극에 가해지는 높은 음전압이 커지게 된다. 이때 소거되는 메모리셀의 드레인 전극에 전원전압을 가해주게 되므로 고전압으로 될 때(게이트와 드레인간의 전압차에 의해 소거됨) 게이트 전극과 드레인 전극 사이의 필드(Field)가 커지게 되므로 셀의 소거동작은 더 잘되는 반면, 메모리셀에 가해지는 스트레스는 크게 증가하여 메모리셀의 수명을 단축시키는 단점이 있다. 또한, 네가티브 챠지펌프의 출력을 소거하고자 하는 메모리셀의 게이트 전극에 인가하면 드레인 전극으로 인가되는 바이어스(Bias)가 전원전압이므로, 게이트 전압(Vg)-드레인 전압(Vd)=필드전압(Vf)이 일정하게 된다. 그러므로 메모리셀의 소거상태가 전원전압의 변동에 따라 변하게 되므로 일정한 확인 비(Verify Ratio)를 갖는 센스앰프로 검증할 때 기준셀의 UV 소거(UV erase)상태 전류가 전원전압에 따라 증가하게 되어 정상적인 확인 상태로 확인되지 않는 단점이 있다.In general, during the erasing operation of a conventional flash memory cell, the output of a negative charge pump (NQP) becomes constant or proportionally large according to the power supply voltage, so that a high negative voltage applied to the program gate electrode of the cell becomes large. You lose. At this time, since the power supply voltage is applied to the drain electrode of the memory cell to be erased, when the voltage is high (which is erased by the voltage difference between the gate and the drain), the field between the gate electrode and the drain electrode becomes large, and thus the cell erase operation is performed. On the other hand, the stress applied to the memory cell is greatly increased, which shortens the life of the memory cell. In addition, when the output of the negative charge pump is applied to the gate electrode of the memory cell to be erased, the bias bias applied to the drain electrode is a power supply voltage, so that the gate voltage Vg-the drain voltage Vd = the field voltage Vf. This becomes constant. Therefore, since the erase state of the memory cell changes according to the change of the power voltage, the UV erase state current of the reference cell increases with the power voltage when verifying with a sense amplifier having a constant verify ratio. There is a disadvantage that it is not confirmed by the confirmation state.

따라서 본 발명은 플래쉬 메모리셀의 소거동작시 전원전압(Vcc)의 변동(증가)에 관계없이 일정하게 출력되는 소거 전압(네가티브 챠지 펌핑 전압)을 메모리셀로 인가하여 고전압(High Vcc)에서도 저전압(Low Vcc)에서와 같은 셀 스트레스(Stress)를 주어 소거 동작을 수행하고, 소거 확인동작시에도 기준셀(Reference Cell)의 셀렉트 게이트 전극 및 프로그램 게이트 전극에 전원전압 대신 일정한 기준전압(VCCR)을 인가하여 기준셀의 전류를 일정하게 만들어 주어 전원전압의 변동에 관계없이 일정한 소거 확인동작이 수행 되도록 함으로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리셀의 소거 방법을 제공하는 데 그 목적이 있다.Accordingly, the present invention applies a constant output erase voltage (negative charge pumping voltage) to the memory cell regardless of the variation (increase) in the power supply voltage Vcc during the erase operation of the flash memory cell, thereby reducing the low voltage even at a high voltage (High Vcc). The erase operation is performed by giving a cell stress as in the case of Low Vcc), and a constant reference voltage (VCCR) is applied to the select gate electrode and the program gate electrode of the reference cell instead of the power supply voltage during the erase check operation. It is an object of the present invention to provide a method of erasing a flash memory cell that can solve the above-mentioned disadvantages by making the current of the reference cell constant so that a constant erase check operation is performed regardless of a change in the power supply voltage.

상술한 목적을 달성하기 위한 본 발명은 소오스 전극, 드레인 전극, 셀렉트 게이트 전극, 프로그램 게이트 전극 및 플로팅 게이트 전극을 갖는 플래쉬 메모리셀의 소거방법에 있어서, 상기 드레인 전극에는 전원전압, 소오스 전극은 플로팅, 셀렉트 게이트 전극에는 접지전압을 각각 인가하고, 상기 프로그램 게이트 전극에는 네가티브 챠지 펌프로부터 출력되는 네가티브 챠지 펌핑 전압을 인가하여 소거 동작을 수행하되, 상기 네가티프 챠지 펌핑전압은 상기 네가티브 챠지 펌프의 출력노드에 접속되는 레귤레이터의 고전압 PMOS 트랜지스터에 의해 전원전압이 상승되더라도 일정한 네가티브 챠지 펌핑 전압으로 출력되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of erasing a flash memory cell having a source electrode, a drain electrode, a select gate electrode, a program gate electrode, and a floating gate electrode, wherein the drain electrode has a power supply voltage, a source electrode is floating, A ground voltage is applied to a select gate electrode, and a negative charge pumping voltage output from a negative charge pump is applied to the program gate electrode, thereby performing an erase operation, wherein the negative charge pumping voltage is applied to an output node of the negative charge pump. Even if the power supply voltage is increased by the high voltage PMOS transistor of the connected regulator, it is output as a constant negative charge pumping voltage.

본 발명은 소거 전압을 발생하는 네가티브 챠지펌프의 출력단에 전원전압의 변동에 관계없이 일정한 소거 전압(네가티브 챠지 펌핑 전압)을 출력하기 위한 레귤레이터를 접속함으로써, 전원전압이 고전압으로 증가되더라도 항상 일정한 네가티브 챠지펌핑 전압을 출력시킬 수 있게 된다. 또한, 기준셀의 셀렉트 게이트 전극 및 프로그램 게이트 전극에 전원전압 대신 일정한 기준전압(VCCR)을 인가함으로써, 전원전압의 변동에 관계없이 일정한 전류를 유지할 수 있어 안정된 소거 확인 동작을 수행할 수 있게 된다.The present invention connects a regulator for outputting a constant erase voltage (negative charge pumping voltage) to the output terminal of a negative charge pump generating an erase voltage regardless of a change in the power supply voltage, so that even if the power supply voltage is increased to a high voltage, it is always a constant negative charge. The pumping voltage can be output. In addition, by applying a constant reference voltage (VCCR) instead of the power supply voltage to the select gate electrode and the program gate electrode of the reference cell, it is possible to maintain a constant current regardless of the change in the power supply voltage, thereby performing a stable erase check operation.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제 1 도는 본 발명에 따른 플래쉬 메모리셀의 소거 방법을 설명하기 위해 도시한 회로도로서, 제 2a 및 제2b도 내지 제 5 도를 참조하여 동작을 설명하면 다음과 같다.1 is a circuit diagram illustrating a method of erasing a flash memory cell according to an exemplary embodiment of the present invention. Referring to FIGS. 2A and 2B to 5, operation will be described below.

제 1 도에 도시된 바와 같이 네가티브 챠지펌프 블럭(2)으로부터 출력되는 네가티브 펌핑 전압(VNQP)은 레귤레이터(3)를 통해 메인 메모리셀 블럭(1)으로 인가 된다. 상기 레귤레이터(3)는 제 2a도에 나타낸 바와 같이 고전압 PMOS 트랜지스터(P1)의 드레인 전극(D)을 상기 네가티브 펌핑전압(VNQP)이 출력되는 네가티브 챠지펌프(2)의 출력 노드에 접속하게 된다. N-웰(N-Well)과 소오스 전극(S)은 접지단자(Vss)에 접속하게 된다. 그리고, 게이트 전극(G)은 전원전압 제어부의 출력(Vout)노드에 접속하게 된다. 이때, 고전압 PMOS 트랜지스터(P1)의 정션(Junction) 브레이크다운 전압(B.V)이 15V라고 가정하면, 상기 고전압 PMOS 트랜지스터(P1)의 드레인 정션과 게이트 전극 사이의 필드가 15V 이상이 걸리게 되고, 항복(Break Down)현상이 드레인쪽의 게이트 폴리 밑의 계면에서 일어나게 된다. 그러므로,As shown in FIG. 1, the negative pumping voltage VNQP output from the negative charge pump block 2 is applied to the main memory cell block 1 through the regulator 3. The regulator 3 connects the drain electrode D of the high voltage PMOS transistor P1 to the output node of the negative charge pump 2 to which the negative pumping voltage VNQP is output, as shown in FIG. 2A. The N-well N-Well and the source electrode S are connected to the ground terminal Vss. The gate electrode G is connected to the output Vout node of the power supply voltage controller. At this time, assuming that the junction breakdown voltage BV of the high voltage PMOS transistor P1 is 15V, the field between the drain junction and the gate electrode of the high voltage PMOS transistor P1 takes 15V or more, Break down occurs at the interface under the gate poly on the drain side. therefore,

VNQP - Vg ≤ -15V -------(식 1)VNQP-Vg ≤ -15V ------- (Equation 1)

상기 (식 1)에 의해서 네가티브 챠지펌프(2)의 출력인 네가티브 펌핑전압(VNQP)이 조절되게 된다. 제 2b 도는 상기 제 2a도를 단면도로 나타낸 구조도 이다.According to Equation 1, the negative pumping voltage VNQP, which is the output of the negative charge pump 2, is adjusted. FIG. 2B is a structural diagram showing the above-mentioned FIG. 2A in cross section.

제 3 도는 제 2a 도의 전원전압 제어부의 상세 회로도로서, 전원전압 제어부의 출력전압(Vout)은 제 2a 도의 고전압 PMOS 트랜지스터(P1)의 게이트 전극(G)으로 공급되며(즉, 식 1에서 Vg), 네가티브 챠지펌프(2)의 출력인 네가티브 펌핑전압(VNQP)을 조절하는데 사용된다. 제 3 도에서 예를 들어 NMOX 트랜지스터의 문턱전압(VT)을 1V로 가정하면,3 is a detailed circuit diagram of the power supply voltage controller of FIG. 2A, in which the output voltage Vout of the power supply voltage controller is supplied to the gate electrode G of the high voltage PMOS transistor P1 of FIG. 2A (that is, Vg in Equation 1). It is used to adjust the negative pumping voltage VNQP, which is the output of the negative charge pump 2. In FIG. 3, for example, when the threshold voltage V T of the NMOX transistor is 1 V,

Vout = Vcc- 2VTN-----(식 2)Vout = Vcc-2V TN ----- (Equation 2)

상기 (식 2)에 의해 전원전압이 5V라 가정하면, 전워전압 제어부의 출력전압(Vout)은 3V가 된다. 상기 (식 1)에 Vg=3V 를 대입하면 네가티브 챠지 펌핑전압(VNQP)은 -12V로 된다. 즉, 제 5 도에 메인 메모리셀의 프로그램 게이트(P/G) 전극으로 -12V가 인가되게 된다. 이때 메인 셀의 드레인 전극(D)에는 전원전압 5V 전압이 인가되고, 소오스 전극(S)은 플로팅(Floating)되며, 셀렉트 게이트(S/G) 전극에는 접지전압이 인가된다. 이때 프로그램 게이트(P/G) 전극과 드레인 전극 사이의 필드전압은 17V가 된다. 따라서, 상기 필드전압에 의해 플로팅 게이트 전극의 전하가 빠져나와 메모리셀이 소거된다.Assuming that the power supply voltage is 5V according to Equation 2, the output voltage Vout of the power-voltage control unit is 3V. Substituting Vg = 3V in the above formula 1, the negative charge pumping voltage VNQP becomes -12V. That is, -12V is applied to the program gate (P / G) electrode of the main memory cell in FIG. In this case, a power supply voltage of 5V is applied to the drain electrode D of the main cell, the source electrode S is floating, and a ground voltage is applied to the select gate S / G electrode. At this time, the field voltage between the program gate (P / G) electrode and the drain electrode is 17V. Therefore, the charge of the floating gate electrode is discharged by the field voltage, and the memory cell is erased.

본 발명에서는 상기 필드전압을 전원전압의 상승에 관계없이 일정하게 해주기 위해 제 2a 도 및 제 3 도를 사용하였다. 다른 전원전압에 대해서도 상기 (식 1)과 (식 2)를 적용하면 같은 필드전압으로 됨을 알 수 있다. 그러나 위와 같은 일정한 필드전압으로 소거동작을 진행할 경우 고전압으로 확인동작을 수행할 때 기준셀의 UV 소거상태 전류가 전원전압에 따라 커지게 되므로 확안이 잘 안되게 된다. 이를 해결하기 위해 제 4 도와 같이 소거 확인 동작시에는 기준셀의 셀렉트 게이트(S/G) 전극과 프로그램 게이트(P/G) 전극에 일정한 기준전압(VCCR≒3.8V)을 공급하여 전원전압의 상승에 관계없이 일정한 전류가 흐르도록 하였다. 상기 일정한 기준전압(VCCR)은 독출(Read)동작을 할 때 필요한 전압으로 전원전압에 따라 변하지 않는 독출 전압이다.In the present invention, FIGS. 2a and 3 are used to make the field voltage constant regardless of the increase in the power supply voltage. It can be seen that the same field voltage can be obtained by applying (Equation 1) and (Equation 2) to other power supply voltages. However, when the erasing operation is performed with the constant field voltage as described above, when the verification operation is performed with the high voltage, the UV erasing state current of the reference cell is increased according to the power supply voltage. To solve this problem, as shown in FIG. 4, during the erase check operation, a constant reference voltage (VCCR ≒ 3.8V) is supplied to the select gate (S / G) electrode and the program gate (P / G) electrode of the reference cell to increase the power supply voltage. Irrespective of this, constant current was allowed to flow. The constant reference voltage VCCR is a voltage required for a read operation and is a read voltage that does not change depending on a power supply voltage.

즉, 제 1 도에 센스앰프(5)에서 기준셀(4)의 데이터(REF)와 메모리셀의 데이터(ARY)를 비교하여 확인동작을 수행하게 된다. 이때 상기 기준셀(4)의 데이터(REF)와 메모리셀의 데이터(ARY)가 전원전압에 따라서 변화되지 않고 일정한 값을 유지하게 된다.That is, the sensing amplifier 5 compares the data REF of the reference cell 4 with the data ARY of the memory cell in FIG. At this time, the data REF of the reference cell 4 and the data ARY of the memory cell do not change according to the power supply voltage and maintain a constant value.

상술한 바와 같이 본 발명에 의하면 플래쉬 메모리셀의 소거동작시 전원전압의 변동(증가)에 관계없이 일정하게 출력되는 소거 전압(네가티브 챠지 펌핑 전압)을 메모리셀로 인가하게 됨으로써, 고전압에서도 저전압에서와 같이 셀이 스트레스를 덜 받게 되어 셀 수명이 연장되고, 셀의 신뢰성 향상에 탁월한 효과가 있다.As described above, according to the present invention, the erase voltage (negative charge pumping voltage) which is constantly output regardless of the variation (increase) in the power supply voltage during the erase operation of the flash memory cell is applied to the memory cell, so that even at high voltage and at low voltage. Likewise, the cell is less stressed, thereby prolonging cell life and having an excellent effect on improving cell reliability.

Claims (3)

소오스 전극, 드레인 전극, 셀렉트 게이트 전극, 프로그램 게이트 전극 및 플로팅 게이트 전극을 갖는 플래쉬 메모리셀의 소거 방법에 있어서,A method of erasing a flash memory cell having a source electrode, a drain electrode, a select gate electrode, a program gate electrode, and a floating gate electrode, 상기 드레인 전극에는 전원전압, 소오스 전극은 플로팅, 셀렉트 게이트 전극에는 접지전압을 각각 인가하고, 상기 프로그램 게이트 전극에는 네가티브 챠지 펌프로부터 출력되는 네가티브 챠지 펌핑 전압을 인가하여 소거 동작을 수행하되,The drain voltage is applied to the drain electrode, the source electrode is floating, and the ground voltage is applied to the select gate electrode, and the negative charge pumping voltage output from the negative charge pump is applied to the program gate electrode, thereby performing an erase operation. 상기 네가티브 챠지 펌핑전압은 상기 네가티브 챠지펌프의 출력 노드에 접속되는 레귤레이터의 고전압 PMOS 트랜지스터에 의해 전원전압이 상승되더라도 일정한 네가티브 챠지 펌핑 전압으로 출력되는 것을 특징으로 하는 플래쉬 메모리셀의 소거 방법.And the negative charge pumping voltage is output at a constant negative charge pumping voltage even when a power supply voltage is increased by a high voltage PMOS transistor of a regulator connected to an output node of the negative charge pump. 제 1항에 있어서,The method of claim 1, 상기 네가티브 챠지 펌핑 전압은 드레인 전극이 상기 네가티브 챠지펌프의 출력 노드에 접속되고, N-웰과 소오스 전극은 접지단자에 접속되며, 게이트 전극은 전원전압 제어부의 출력 노드에 접속되는 고전압 PMOS 트랜지스터에 의해 얻어지는 것을 특징으로 하는 플래쉬 메모리셀의 소거방법.The negative charge pumping voltage is a high voltage PMOS transistor connected to an output node of the negative charge pump, a N-well and a source electrode connected to a ground terminal, and a gate electrode connected to an output node of a power supply voltage controller. A method of erasing a flash memory cell, which is obtained. 상기 전원전압 제어부의 출력전압은 NMOS 트랜지스터의 문턱전압을 이용하여 전원전압을 강하시키고, 상기 강하된 전원전압은 상기 고전압 PMOS 트랜지스터의 게이트 전극으로 공급되는 것을 특징으로 하는 플래쉬 메모리셀의 소거 방법.The output voltage of the power supply voltage controller drops the power supply voltage using the threshold voltage of the NMOS transistor, and the dropped power supply voltage is supplied to the gate electrode of the high voltage PMOS transistor.
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