KR19980077848A - 씨모오스 트랜지스터의 제조방법 - Google Patents

Abstract

폴리 사이드 듀얼 게이트 구조의 씨모오스 트랜지스터를 동일 기판상에 제조하는 방법이 개시된다. 그 방법은 제1,2도전형 불순물로써 각기 소오스, 드레인 접합을 형성하기 전에, 폴리사이드층내의 상부에 위치하는 실리사이드 층의 그레인 사이즈를 성장시킨 후, 상기 제1,2도전형 불순물을 각기 순차로 주입하여 각각의 소오스, 드레인 접합을 형성시킴과 동시에 상기 실리사이드 층의 하부에 위치된 폴리실리콘 층도 대응되는 불순물로 도핑시킴을 특징으로 한다.

Description

씨모오스 트랜지스터의 제조 방법

본 발명은 본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 제조 공정을 간단히 할 수 있는 씨모오스 트랜지스터의 제조 방법에 관한 것이다.

반도체 장치를 구동시키기 위한 회로는 일반적으로 트랜지스터(transistor)로 구성되는 스위칭소자 및 캐패시터 그리고 저항등으로 구성되어 있다. 회로중의 논리 게이트(logic gate)소자로서는 엔형 모오스와 피형 모오스 트랜지스터를 동일기판상에 함께 구성한 씨모오스(CMOS) 트랜지스터가 단일의 엔형 모오스나 피형 모오스 트랜지스터에 비해 보다 많이 사용되어진다. 그러한 이유는 출력논리 레벨, 파워 소모(power dissipation),천이타임(transition time), 또는 프리차아지 특성 등이 상대적으로 우수하기 때문이다. 그러한 장점을 지닌 씨모오스 트랜지스터는 통상적으로, 피형 벌크(p type bulk)위에 고농도 엔형 소오스/드레인(n+ source/drain)영역과 채널상의 게이트 절연막을 통해 형성된 게이트 전극을 가지는 엔형 모오스 트랜지스터와, 엔형 벌크위에 고농도 피형 source/drain 영역과 채널상의 게이트 절연막을 통해 형성된 게이트 전극을 가지는 피형 모오스 트랜지스터로 형성된다.

최근의 서브 미크론 디자인 룰(sub micron design rule)을 사용하여 씨모오스 트랜지스터를 제조하는 경우에, 엔형 모오스와 피형 모오스 트랜지스터 각각의 신뢰성을 개선하기 위해 LDD (Lightly Doped Drain)접합(junction)을 형성하는 것은 물론, 더 나아가 엔형 모오스의 게이트의 전극재질로써 n+ 도프드 폴리실리콘(doped polysilicon)을 사용하고, 피형 모오스의 게이트의 전극재질로써 p+ doped polysilicon을 사용하고 있다. 이는 엔형 모오스와 피형 모오스 트랜지스터의 채널을 모두 표면 채널(surface channel)로써 형성시켜 단채널 영향(short channel effect)을 개선하기 위해서이다. 이와 같이 듀얼 게이트(dual gate)구조를 가지는 CMOS 트랜지스터의 동작적 이점과 그의 제조공정이 여러 문헌과 연구논문에 나타나 있다. 예를들면, silicon processing for the VLSI Era volume 2-process integration, 6.3.2, 6.3.4 pp 397-399에 개시된 기술 및 1988년 IEDM pp238-241 doping of N+ and P+ polysilicon in a dual gate CMOS process의 기술이 그것이다.

상기한 폴리실리콘 듀얼 게이트 구조의 CMOS 트랜지스터를 제조하는 순서를 보인 통상적 공정 단면도들이 도 1a 내지 도 1d에 나타나 있다. 도 1a에서, p-sub silicon 2위의 N 및 P웰 4,6은 하기와 같이 만들어진다. 먼저 기판 2상에 산화막과 질화막을 각기 300 Å/1500Å 형성한 후, PMOS 트랜지스터가 형성될 영역을 한정하고 그 부분의 질화막을 제거한 다음 n type 불순물인 인(phosphorous)을 약 1.7E13 ions/cm²,100KeV 로써 주입한다. 이렇게 함으로써 엔형의 불순물이 기판 1의 일부표면에 주입되어 엔형 웰 4의 형성작업이 일부완료된다. 이후에, 상기 질화막이 제거된 부분에 3000Å의 산화막을 형성하고, 나머지 부분의 질화막을 제거하여 엔모오스가 만들어질 피웰 6을 형성하는 작업에 들어간다. 즉, p-type 불순물인 보론(boron)을 2.0E13 ions/cm²,100KeV로 주입하여 나머지의 질화막이 제거된 부분 하부에 있는 기판 1의 표면근방에 피형의 불순물이 주입되게 한다. 이후 1100℃에서 8hr정도로 확산공정(drive-in)을 실시하면 깊이 약 5um 내외의 n-well 4과 p-well 6이 완전히 형성된다. 그 다음에는 활성영역(active)을 정의하기 위하여 일반적으로 사용되는 LOCOS (부분산화법) 공정등을 수행한다. 이에 따라, 소자 분리영역인 필드 영역 8을 경계로 웰들의 상부에는 액티브 영역이 각기 정하여진다. 상기 액티브 영역들의 각 상부에는 게이트 절연막으로서의 산화막이 약 100Å정도의 두께로 형성된다. 그리고 그 상부에 게이트 전극으로서 언도프드 폴리실리콘(undoped polysilicon)을 약 4000Å정도로 침적시킨 후 게이트 패터닝을 행하여 엔모오스 트랜지스터의 게이트 10와 피모오스 트랜지스터의 게이트 11를 동시에 얻어낸다. 또한, NMOS의 LDD 형성을 위해 n- 불순물로서 phosphorus를 2.0E13 ions/cm²,40KeV로 서 웨이퍼 전면에 주입한다. 도 1a에는 상기 웰들 4,6 및 서로 듀얼형태의 게이트들 10,11의 단면 구조 및 NMOS의 LDD 형성을 위한 초기 공정으로서 n- 불순물 주입공정이 도시됨을 알 수 있다.

도 1b를 참조하면, 게이트들의 측벽에 각기 형성된 스페이서 10-1,10-2,11-1,11-2 및 NMOS의 LDD 완성을 위한 이온주입 공정이 보여진다. 상기 스페이서들은 CVD 산화막을 1500Å 침적하여 에치백(etchback)을 실시함에 의해 얻어진다. NMOS가 형성될 부위에만 고농도의 엔형 불순물을 주입하기 위해, PMOS의 부위에는 포토레지스트 12를 덮은 상태에서 n+ 불순물인 아세닉(arsenic)이 5.0E15 ions/cm²,50KeV로 주입된다. 이때 노출된 폴리실리콘 재질의 게이트 10에도 n+ 불순물이 도핑된다.

도 1c를 참조하면, PMOS의 드레인/소오스 접합(junction)과 게이트 11의 도핑을 위해 또 다른 마스크 (mask)로서 포토 레지스트 13가 사용된다. 포토 레지스트 13가 덮여있지 아니한 PMOS의 source/drain이 형성될 역역과 게이트 11는 피형 불순물로 도핑된다. 이 경우에 p+ 불순물로서 보론 또는 BF2가 사용될 수 있다. 상기 BF2인 경우에 5.0E15 ions/cm²,50KeV로 주입된다.

도 1d는 상기한 구조에 층간절연막인 CVD 산화막과 BPSG막을 1500Å/5000Å 침적시켜 900℃에서 20분간 열처리를 통해 BPSG막 15을 평탄화한 후, 콘택(contact) 형성과 메탈(metal)공정을 수행하여 최종 구조를 완성한 단면을 보여준다. 위의 공정에서 NMOS 및 PMOS의 문턱전압을 조절하기 위해 각각의 채널에 불순물을 추가적으로 주입할 수 있는데, 이때 도우즈(dose)와 불순물은 NMOS 및 PMOS의 Vth 타겟(targat)에 따라 다르게 된다. 통상적으로, NMOS는 LDD 접합으로 형성시키나 PMOS는 전형적인 접합으로 형성시킨다. 만약 PMOS에 LDD를 적용하기 위해서는 스페이서 산화막을 형성하기 전에 마스크를 추가하고 p- 불순물로서 보론을 4.0E13 ions/cm²,30KeV로 주입시키는 공정을 수행하면 된다. 또 다른 변형공정으로 서 PMOS만을 LDD로 하고 NMOS는 전형적인 접합으로 형성시킬 경우에 도 1a에 보여지는 n- 이온주입 공정을 없애면 된다.

상기한 바와 같은 dual gate 씨모오스 트랜지스터의 제조시 n+/p+ 불순물을 주입할 때 노출된 액티브 영역과 게이트 내에만 불순물이 주입되게 하는 것이 좋다. 왜냐하면, 게이트 아래에 위치하는 cahnnel 영역에 n+/p+ 불순물이 주입될 경우에 각 트랜지스터의 Vth에 영향을 끼치기 때문이다. 따라서, 주입 에너지를 충분히 낮추어서 고집적 트랜지스터의 제조에서 사용되는 얕은 접합(shallow junction )의 형성시와 같은 작용이 일어나게 한다. 따라서, 주입되는 불순물도 주입길이가 긴 phophorous나 boron 보다 arsenic이나 BF2가 많이 이용된다.

한편, 고집적 구조의 반도체 제조분야에서는 트랜지스터 자체의 특성외에 트랜지스터로 구성되는 회로의 동작특성도 고려하여 제조공정을 진행한다. 예를들면, 게이트 지연(gate dalay)을 줄이기 위해, 게이트 재질(gate material)로서 polysilicon보다 저항이 낮은 금속, 예컨대 polysilicon과 금속의 적층구조인 폴리 사이드(polycide)를 사용한다. 여기서, 금속은 W, Ti, Ta 등이 널리 사용되고 있다.

상기한 polycide를 게이트로써 사용시 dual gate 트랜지스터 제조공정은 polysilicon 듀얼 gate 제조공정에 비해 복잡해지는 문제점이 도출된다. 이는 게이트 지연등의 특성을 개선하기 위해 나타나는 제조공정상의 문제를 극복하는 공정이 추가되기 때문이다. 도 2a 내지 도 2f는 종래 기술의 일예에 따른 폴리사이드 듀얼 게이트 구조의 CMOS 트랜지스터를 제조하는 순서를 보인 공정 단면도들이 나타나 있다. 도 2c에서 보여지는 층 10,16 또는 11,16이 바로 폴리 사이드이다. 이러한 polycide는 통상적으로 1000-3000Å의 폴리실리콘 10,11위에 1000-3000Å의 WSi, TiSi, TaSi 등의 실리사이드 레이어(silicide layer) 16가 적층되어 이루어진다. 도 2c와 같이, 게이트 패터닝(patterning)후 n+/p+ source/drain 불순물 이온 주입시 silicide층 16 아래에 위치하는 polysilicon층 10,11도 함께 도핑시키기 위해서는 주입 에너지를 도 1b,c의 공정수행시에 비해 현저히 높여 주어야 한다. 그런데, 너무 많이 에너지를 높일 경우에 불순물이 게이트 10,11를 지나 게이트 절연막 9를 통과하여 channel에 주입되고 만다. 만약 그러한 경우에 채널의 특성이 나빠짐은 물론, 노출된 active 영역에 S/D junction이 깊어져 short channel특성이 저하되는 문제가 발생된다. 따라서, 에너지가 약해도 너무 강해도 곤란한 상기의 문제를 방지하기 위해 도 2a,2b에서와 같은 추가 공정이 마련되는 것이다. 즉, 도 2c에서 보여지는 silicide layer 16를 형성전에, 도핑되지 아니한 순수한 폴리실리콘 층 10에 각기 엔형 및 피형의 불순물을 미리 주입하는 공정이 수행된다. 이를 위해서는 마스크 12,13이 필요하게 된다. 이러한 공정은 n+, p+ source/drain의 불순물 주입과는 무관하게 독립적임을 알 수 있다. 이와 같이, n+, p+ 불순물을 각각의 gate영역에 주입한 후, 도 2c와 같은 silicide 층 16이 침적된다. 그 후에, 도 2d 및 도 2e의 공정을 수행하여 n+, p+ source/drain의 불순물 주입을 행한다. 이 때에 마스크 20,21이 추가로 필요하게 됨을 알 수 있다. 도 2f는 도 1d의 공정과 동일한 배선형성공정을 보여준다.

상기한 바와 같이, 고집적 디바이스를 구현하기 위해 씨모오스 트랜지스터를 폴리 사이드 듀얼 게이트 구조로서 제조시 폴리 실리콘 듀얼 게이트 구조에 비해 마스크가 더 필요하게 되고 그에 따른 제조공정이 복잡하게 되는 문제점이 있다. 그러한 문제들은 제조 코스트의 상승을 유발시켜 제품가격의 경쟁력을 저하시키는 요인이 된다.

본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 씨모오스 트랜지스터의 제조방법을 제공함에 있다.

본 발명의 다른 목적은 제조공정을 간단히 할 수 있는 폴리 사이드 듀얼 게이트 구조의 씨모오스 트랜지스터 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 폴리 사이드 듀얼 게이트 구조로서 씨모오스 트랜지스터를 제조시에도 폴리 실리콘 듀얼 게이트 구조를 가지는 트랜지스터의 제조에 요구되는 마스크 갯수만으로 제조를 행할 수 있는 방법을 제공함에 있다.

본 발명의 또 다른 목적도 폴리사이드 층을 사용하여 듀얼 게이트를 형성하면서 폴리실리콘 게이트 사용시와 동일한 공정 마스크만을 사용하고 얕은 소오스, 드레인 접합깊이를 갖는 개선된 씨모오스 제조공정을 제공함에 있다.

도 1a 내지 도 1d는 종래 기술의 일예에 따른 폴리실리콘 듀얼 게이트 구조의 CMOS 트랜지스터를 제조하는 순서를 보인 공정 단면도들.

도 2a 내지 도 2f는 종래 기술의 일예에 따른 폴리사이드 듀얼 게이트 구조의 CMOS 트랜지스터를 제조하는 순서를 보인 공정 단면도들.

도 3a 내지 도 3e는 본 발명의 일실시예에 따른 CMOS 트랜지스터를 제조하는 순서를 보인 공정 단면도들.

도 4a 내지 4c는 열처리의 결과들에 따라 다양하게 나타나는 실리사이드 그레인의 구조를 보인 결정 단면도들.

상기의 목적들을 달성하기 위한 본 발명에 따른 제조방법은, 폴리 사이드 듀얼 게이트 구조의 씨모오스 트랜지스터를 동일 기판상에 제조시에 제1,2도전형 불순물로써 각기 소오스, 드레인 접합을 형성하기 이전에, 게이트로서 기능할 폴리사이드층내의 상부에 위치하는 실리사이드 층의 그레인 사이즈를 성장시킨 후, 상기 제1,2도전형 불순물을 각기 순차로 주입하여 각각의 소오스, 드레인 접합을 형성시킴과 동시에 상기 실리사이드 층의 하부에 위치된 폴리실리콘 층도 대응되는 불순물로 도핑시킴을 특징으로 한다.

이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 층은 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 모오스 트랜지스터의 기본적 제조공정 및 특성은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명되지 않는다.

본 발명의 일실시예에 의한 CMOS 제조공정의 순서가 도 3a 내지 도 3e에 도시된다. 도 3a를 참조하면, p-sub 실리콘 기판 2상에 종래와 동일한 방법으로 n-웰 4과 p-웰 6을 형성한 후, 액티브와 소자분리 영역을 구분하기 위해 LOCOS등의 일반적인 산화공정을 통하여 필드 절연막 8을 형성한다. 그리고 나서, 게이트 산화막 9을 형성한다. 그 위에 폴리사이드 게이트 전극을 형성하기 위해 약 1500Å의 언도프드 폴리실리콘 10과 약 1500Å의 실리사이드 16를 적층한다. 이후에 게이트 패터닝을 위해 식각공정을 수행하면 도 3b와 같은 게이트 구조물이 완성된다. 이렇게 한 후에, 본 발명의 기술적 사상인 열처리 공정이 수행된다.

즉, 950℃, 20분 또는 900℃, 40분의 어닐(anneal)공정을 실시하여 폴리사이드중 상부의 실리사이드 층 16의 그레인(grain)사이즈를 성장시킨다. 이렇게 하는 이유는, 성장된 그레인이 후술되는 이온주입공정에서 불순물 이온을 보다 잘 통과시킬 것이기 때문이다. 여기서, 실리사이드 층 16의 버티컬 그레인 구조는 도 4b와 같이 대나무(bamboo)구조나 2개 정도의 그레인이 되게 하는 것이 좋다.

도 4a 내지 4c는 열처리의 결과들에 따라 다양하게 나타나는 실리사이드 그레인의 구조를 보인 결정 단면도들이다. 여기서는 도 4a보다는 도 4b 또는 도 4c의 구조가 바람직함을 알 수 있다.

열처리공정을 수행한 후에, 도 3b에서 NMOS의 LDD형성을 위하여 n-불순물인 phosphorous나 arsenic을 2. 0E13 ions/cm³, 40KeV로 wafer 전면에 주입한다. 그리고나서, 도 3c에 보여지는 바와 같은 스페이서(spacer0들 10-1,10-2,11-1,11-2을 형성하기 위해 CVD산화막을 1500Å 침적하여 에치백을 실시한다. 이후에 NMOS영역을 한정하여 마스크 20을 덮고나서 n+불순물인 아세닉(arsenic)을 5.0E15 ions/cm³, 50KeV로 주입시킨다. 상기 n+ 불순물의 폴리실리콘내 주입길이(Rp)는 QRM(Quick Reference Manual for semiconductor engineering)에 보면 324Å이고 일반적으로 불순물 주입 가능성이 있는 최고 depth(Rp + 3sigma Rp)를 고려해도 684Å에 불과한 바, 이론적으로는 실리사이드층 16을 통과하여 폴리실리콘 10을 n+로 도핑시킬 수 없다. 그러나, 본 실시예에서는 이온 주입전 anneal step을 추가하므로, 데포지션(deposition)시 아몰퍼스(amorphous)상태나 적은 그레인 사이즈를 가지는 실리사이드 층 16의 그레인을 변화시켜 준다. 이에 의해 그레인 바운더리를 따라 주입 불순물이 이동하여 폴리실리콘에 도달되는 채널링현상(grain을 따라서는 Rp와 무관하게 불순물 주입이 가능한 현상)을 이용하여 추가의 마스크 공정없이 폴리실리콘을 n+로 도핑시키게 되는 것이다.

이후에는 도 3d의 공정을 진행하여 PMOS junction과 PMOS 게이트 도핑을 위해 또 다른 마스크 21로서 PMOS 소오스/ 드레인 영역과 PMOS 게이트 16,11를 노출시켜 p+불순물인 BF2를 5.0E15 ions/cm², 50KeV로 주입한다. 이때에도 이미 성장된 실리사이드 층 16의 그레인을 통한 채널링현상이 일어나서 p+불순물은 게이트 폴리실리콘 11에 주입된다.

도 3e에서는 층간절연막인 CVD 산화막과 BPSG막 15을 1500Å/5000Å 침적시킨 다음에, 약 900℃에서 20분간 열처리를 통해 BPSG막을 평탄화한 후, 콘택트형성과 메탈공정을 통해 최종구조를 완성시키게 된다. 상기한 공정의 가운데에서도 트랜지스터의 드레쉬홀드 전압 조절을 위한 불순물의 채널 주입공정이나 PMOS LDD 공정이 추가될 수 있음을 알 수 있고, NMOS LDD공정이 제거될 수 있는 변형된 공정등이 가능하다. 이외에 n-이온 주입후 anneal 스텝을 n-blank 이온주입전 진행할 수 있으며, 이때에 일부 n-불순물이 PMOS 게이트에 도핑될 수 있으나, 이후 p+불순물 도핑시 n-불순물이 상쇄되어 최종적으로 PMOS 게이트는 p+ 도핑 레벨을 갖게 된다. 또한, n+, p+ 주입공정순서가 바뀌는 것도 무관하다. 이상의 공정은 폴리사이드 게이트에서 듀얼 게이트를 형성하면서 실리사이드 그레인을 anneal공정을 통해 bamboo구조로 한 후, 불순물을 별도의 마스크를 사용하지 않고, 소오스, 드레인 불순물 주입시 노출된 게이트를 채널링으로 도핑시켰고, 게이트 도핑과 무관하게 트랜지스터의 소오스, 드레인 접합을 shallow하게 형성하였다.

본 발명에 따른 예시적 제조공정을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 다양한 변화 및 변경이 가능함은 물론이다.

상기한 본 발명에 따르면, 공정이 간단하므로 제조원가가 저렴하면서도 우수한 특성을 가진 CMOS 트랜지스터를 제공하는 효과가 있다.

Claims (11)

1. 폴리 사이드 듀얼 게이트 구조의 씨모오스 트랜지스터를 동일 기판상에 제조하는 방법에 있어서, 제1,2도전형 불순물로써 각기 소오스, 드레인 접합을 형성하기 전에, 폴리사이드층내의 상부에 위치하는 실리사이드 층의 그레인 사이즈를 성장시킨 후, 상기 제1,2도전형 불순물을 각기 순차로 주입하여 각각의 소오스, 드레인 접합을 형성시킴과 동시에 상기 실리사이드 층의 하부에 위치된 폴리실리콘 층도 대응되는 불순물로 도핑시킴을 특징으로 하는 방법.
2. 제1항에 있어서, 상기 그레인 사이즈는 열처리 공정을 통해 성장되며 실질적으로 수직구조로서 두개이하의 그레인 수를 가지도록 성장됨을 특징으로 하는 방법.
3. 제1항에 있어서, 상기 제1도전형이 n+형 불순물인 경우에, 상기 제2도전형은 p+불순물이며, 그 농도는 각기 1E15 ions/cm²이상임을 특징으로 하는 방법.
4. 제1항에 있어서, 소오스, 드레인의 불순물 주입 에너지는 정상적인 실리사이드를 통과할 수 있는 에너지보다 낮음을 특징으로 하는 방법.
5. 제3항에 있어서, n+ 소오스/ 드레인 이온 주입 불순물은 아세닉을 사용하고 p+ 소오스/ 드레인 이온주입 불순물은 BF2를 사용함을 특징으로 하는 방법.
6. 제1항에 있어서, 상기 실리 사이드층은 WSi, TiSi, 또는 TaSi중의 하나를 사용함을 특징으로 하는 방법.
7. 제2항에 있어서, 상기 열처리 공정은 어닐링에 의해 이루어지며 그 어닐링 온도는 약 900℃ 이상임을 특징으로 하는 방법.
8. 제1항에 있어서, 상기 불순물 주입전에 상기 폴리실리콘 층을 n-나 p-로 선도핑하는 공정을 더 가짐을 특징으로 하는 방법.
9. 반도체 기판위에 PMOS와 NMOS 트랜지스터를 제조하는 방법에 있어서, 상기 기판상에 액티브영역을 분리하기 위하여 필드절연막을 형성하는 단계와, 상기 액티브영역에 게이트 절연막을 성장시킨 후 게이트 전극으로서 언도프드 폴리실리콘과 실리사이드를 형성하는 단계와, 상기 액티브영역 전면에 LDD형성을 위해 n- 이온주입을 실시하는 단계와, 상기 실리사이드 층의 그레인 사이즈를 성장시키기 위해 어닐링 공정을 진행하는 단계와, 절연막을 침적 및 에치백하여 게이트 측벽에 스페이서를 형성하는 단계와, NMOS와 PMOS의 소오스/ 드레인 및 각각의 폴리실리콘 층에 n+ 불순물 및 p+ 불순물 영역을 순차로 주입하는 단계를 가짐을 특징으로 하는 방법.
10. 제9항에 있어서, 상기 NMOS의 불순물 주입이 PMOS에 비해 먼저되거나 나중에 수행됨을 특징으로 하는 방법.
11. 반도체 기판위에 n-웰과 p-웰이나 상기 기판을 서브로 하여 PMOS와 NMOS 트랜지스터를 제조하는 방법에 있어서, 상기 기판위에 액티브영역을 분리하기 위하여 필드영역을 한정하여 필드 절연막을 형성시키고, 액티브 영역에 게이트 절연막을 성장시킨 후 게이트 전극을 언도프드 폴리실리콘과 실리사이드로 형성한 후, 900℃ 이상에서 어닐링 공정을 진행한 후 액티브 전면에 LDD형성을 위해 n- 이온주입을 실시하고, 스페리서 형성을 위해 절연막을 침적/ 에치백하고, n+ 소오스/ 드레인 형성을 위해 n+ 마스크로 n 액티브와 n+ 게이트영역을 한정하여 n+불순물 주입함에 의해 액티브와 게이트내 폴리실리콘을 도핑하고, p+ 소오스/ 드레인 불순물 영역을 형성하기 위해 마스크를 사용한 이온주입을 통해 PMOS의 액티브 영역과 게이트내 폴리실리콘을 p+로 도핑시키는 것을 특징으로 하는 방법.