KR19980075451A - Video CD Sync Detector - Google Patents
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Abstract
본 발명은 재생 데이터에 포함된 프레임 동기신호의 비트 에러에 대응 가능하도록 한 비디오 씨디의 동기 검출장치에 관한 것으로, 이를 위하여 본 발명은, M 비트 단위로 그룹핑된 재생신호에서 윈도우 펄스신호 구간내에 존재하는 비트값을 1 비트씩 시프트해 가면서 동기신호에 상응하는 비트값을 순차 저장하는 레지스터군; 기설정된 두 개의 동기패턴중 어느 한 동기패턴에 대한 비트값을 저장하는 제 1 메모리; 기설정된 두 개의 동기패턴중 다른 동기패턴에 대한 비트값을 저장하는 제 2 메모리; 레지스터군에서 제공되는 다수의 각 입력비트값과 제 1 메모리에서 제공되는 기설정된 한 동기패턴의 각 비트값을 서로 대응하는 각 비트 단위로 각각 비교하며, 그 비교결과에 상응하는 제 1 비교출력값을 발생하는 제 1 동기패턴 비교 수단; 레지스터군에서 제공되는 다수의 각 입력비트값과 제 2 메모리에서 제공되는 기설정된 다른 동기패턴의 각 비트값을 서로 대응하는 각 비트 단위로 각각 비교하며, 그 비교결과에 상응하는 제 2 비교출력값을 발생하는 제 2 동기패턴 비교 수단; 및 기설정된 비트 에러 허용값을 가지며, 제 1 동기패턴 비교수단에서 제공되는 제 1 비교출력값과 제 2 동기패턴 비교수단에서 제공되는 제 2 비교출력값중의 어느 하나가 비트 에러 허용값 이내일 때, 재생신호에서의 동기신호 검출을 판단하는 동기 판단 블록을 포함한다.The present invention relates to a synchronization detection apparatus for a video CD capable of responding to a bit error of a frame synchronization signal included in the reproduction data. To this end, the present invention resides within a window pulse signal interval in reproduction signals grouped by M bits. A register group for sequentially storing bit values corresponding to the synchronization signal while shifting the bit values by one bit; A first memory for storing bit values of any one of two preset synchronization patterns; A second memory for storing bit values of other synchronization patterns among the two preset synchronization patterns; Each of the plurality of input bit values provided from the register group and each bit value of one preset synchronization pattern provided from the first memory are compared in respective bit units, and the first comparison output value corresponding to the comparison result is compared. Generating first synchronization pattern comparing means; Each of the plurality of input bit values provided in the register group and each bit value of another preset synchronization pattern provided in the second memory are compared with each bit unit corresponding to each other, and the second comparison output value corresponding to the comparison result is compared. Generating second synchronizing pattern comparing means; And a predetermined bit error tolerance value, and when any one of the first comparison output value provided by the first synchronization pattern comparing means and the second comparison output value provided by the second synchronization pattern comparing means is within the bit error tolerance value, And a synchronization determination block for determining the detection of the synchronization signal in the reproduction signal.
Description
본 발명은 비디오 씨디(V-CD)에 관한 것으로, 더욱 상세하게는 비디오 씨디에서 재생되는 데이터에서 동기신호(sync)를 검출하는 데 적합한 비디오 씨디의 동기 검출장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video CD (V-CD), and more particularly to a device for detecting a sync of a video CD suitable for detecting a sync signal from data reproduced from the video CD.
잘 알려진 바와같이, 비디오 씨디 시스템은 디지탈 기록 방식 및 비접촉식 재생 방식을 갖는 것으로, 예를들면 양자화, DCT 등의 부호화 기법을 채용하는 MPEG(Moving Picture Experts Group) 부호화 알고리즘을 이용하여 각종 데이터를 압축 부호화하여 디스크에 비트 형태의 디지탈 신호로 기록하며, 이와같이 디스크에 기록된 데이터(비디오, 오디오, 텍스트 등)를, 예를들면 레이저 광에 의해 비접촉식으로 재생하고 압축 부호화된 재생신호를 MPEG 복호화 알고리즘을 이용하여 부호화전의 원신호로 복원하는 등의 디지탈 신호 처리를 수행한다.As is well known, a video CD system has a digital recording method and a contactless playback method. For example, a video CD system compresses and encodes various data using an MPEG (Moving Picture Experts Group) encoding algorithm employing coding techniques such as quantization and DCT. To record the disc as a digital signal in the form of bits, and to reproduce the data (video, audio, text, etc.) recorded on the disc in a non-contact manner, for example, by laser light, and to use the MPEG decoding algorithm to compress and reproduce the reproduced signal. Digital signal processing such as restoring to the original signal before encoding is performed.
한편, 비디오 씨디 재생 시스템에 있어서, 디스크에서 재생되는 데이터는, 예를들면 도 3(a)에 도시된 바와같이, 비디오 정보와 오디오 정보 등의 각종 데이터는 588 비트의 한 프레임 단위로 다중화되어 순차적으로 재생되는 데, 이때 588 비트중 선행하는 24 비트는 동기패턴, 일예로서 한 프레임이 A2 및 B2 로 구성될 때 24 비트의 A2 는 동기패턴을 의미하고 나머지 564 비트의 B2 는 프레임 데이터(심볼 데이터, 패리티 데이터 등)를 의미한다. 여기에서, 24 비트의 동기패턴에 있어서, 22 비트는 동기신호 비트이고 나머지 2 비트는 DC 옵셋을 마추기 위한 머징 비트이다. 여기에서, 22 비트의 동기신호 패턴은 “00000000000 11111111111”또는“11111111111 00000000000”의 두 형태를 갖는다.On the other hand, in the video CD playback system, data reproduced on the disc is, for example, as shown in Fig. 3A, various data such as video information and audio information are multiplexed in one frame unit of 588 bits and sequentially. In this case, the preceding 24 bits of the 588 bits are a sync pattern, for example, when one frame is composed of A2 and B2, A2 of 24 bits means a sync pattern and B2 of the remaining 564 bits is frame data (symbol data). , Parity data, etc.). Here, in the 24-bit sync pattern, 22 bits are sync signal bits and the remaining 2 bits are merging bits to complete the DC offset. Here, the 22-bit synchronization signal pattern has two forms of "00000000000 11111111111" or "11111111111 00000000000".
따라서, 디스크에 기록된 데이터를 재생하는 데 있어서, 디지탈 신호의 각종 처리 및 복호화시의 동기화를 위해서는 정확한 동기신호의 검출이 대단히 중요하다고 볼 수 있다.Therefore, in reproducing the data recorded on the disc, it is considered that the accurate detection of the synchronization signal is very important for the synchronization during the various processing and decoding of the digital signal.
한편, 디스크에서 재생되는 데이터 정보, 특히 동기신호에는 여러 가지 외적요인, 예를들면 디스크의 상처, 먼지, 오염 등의 원인으로 인해, 일예로서 도 3(d)에서 E 로서 표시된 바와같이, 1 비트의 비트 에러가 발생할 수 있는 데, 이와같이 동기신호에서 1 비트의 에러가 발생하는 경우, 종래에는 한 프레임의 비트값을 모두 카운트하는 카운터의 캐리에 의거하여 강제적으로 동기신호를 발생시켰었다. 이 경우, 동기신호에서의 1 비트(또는 2 비트, 3 비트 등) 에러로 인해 동기신호의 위치가 잘못 정해져 버리는 문제가 있었다.On the other hand, the data information reproduced on the disc, in particular the synchronization signal, is caused by various external factors, for example, due to scratches, dust, contamination, etc. of the disc, as an example, as indicated by E in FIG. 3 (d). When a bit error occurs in the sync signal in this way, the sync signal is forcibly generated based on a carry of a counter that counts all the bit values of one frame. In this case, there is a problem that the position of the synchronization signal is incorrectly set due to an error of 1 bit (or 2 bits, 3 bits, etc.) in the synchronization signal.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 재생 데이터에 포함된 프레임 동기신호의 비트 에러에 대응 가능한 비디오 씨디의 동기 검출장치를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a video CD synchronization detecting apparatus capable of coping with a bit error of a frame synchronization signal included in reproduction data.
상기 목적을 달성하기 위하여 본 발명은, 검출하고자하는 동기신호의 펄스폭보다 적어도 큰 펄스폭을 갖는 윈도우 펄스신호를 이용하여 디스크에서 재생되는 기설정된 M 비트 단위로 그룹핑된 재생신호에서 기설정된 적어도 두 개의 동기패턴을 갖는 N 비트의 동기신호를 검출하는 장치에 있어서, 상기 M 비트 단위로 그룹핑된 재생신호에서 상기 윈도우 펄스신호 구간내에 존재하는 비트값을 1 비트씩 시프트해 가면서 상기 동기신호에 상응하는 비트값을 순차 저장하는 레지스터군; 상기 기설정된 두 개의 동기패턴중 어느 한 동기패턴에 대한 비트값을 저장하는 제 1 메모리; 상기 기설정된 두 개의 동기패턴중 다른 동기패턴에 대한 비트값을 저장하는 제 2 메모리; 상기 레지스터군에서 제공되는 다수의 각 입력비트값과 상기 제 1 메모리에서 제공되는 기설정된 한 동기패턴의 각 비트값을 서로 대응하는 각 비트 단위로 각각 비교하며, 그 비교결과에 상응하는 제 1 비교출력값을 발생하는 제 1 동기패턴 비교 수단; 상기 레지스터군에서 제공되는 다수의 각 입력비트값과 상기 제 2 메모리에서 제공되는 기설정된 다른 동기패턴의 각 비트값을 서로 대응하는 각 비트 단위로 각각 비교하며, 그 비교결과에 상응하는 제 2 비교출력값을 발생하는 제 2 동기패턴 비교 수단; 및 기설정된 비트 에러 허용값을 가지며, 상기 제 1 동기패턴 비교수단에서 제공되는 제 1 비교출력값과 상기 제 2 동기패턴 비교수단에서 제공되는 제 2 비교출력값중의 어느 하나가 상기 비트 에러 허용값 이내일 때, 상기 재생신호에서의 동기신호 검출을 판단하는 동기 판단 블록으로 이루어진 비디오 씨디의 동기 검출장치를 제공한다.In order to achieve the above object, the present invention provides at least two preset signals in a reproduction signal grouped by a predetermined M bit unit reproduced on a disc by using a window pulse signal having a pulse width at least larger than the pulse width of the synchronization signal to be detected. An apparatus for detecting an N-bit synchronous signal having two sync patterns, wherein a bit value existing within the window pulse signal section is shifted by one bit from the reproduced signals grouped by the M bit units corresponding to the synchronous signal. A register group for sequentially storing bit values; A first memory configured to store a bit value for one of the two preset synchronization patterns; A second memory configured to store a bit value of another sync pattern among the two preset sync patterns; Each of the plurality of input bit values provided in the register group and each bit value of one preset synchronization pattern provided in the first memory are compared in respective bit units corresponding to each other, and a first comparison corresponding to the comparison result is performed. First synchronization pattern comparison means for generating an output value; A plurality of input bit values provided from the register group and each bit value of another preset synchronization pattern provided from the second memory are compared in respective bit units corresponding to each other, and a second comparison corresponding to the comparison result is performed. Second synchronization pattern comparison means for generating an output value; And a predetermined bit error tolerance value, wherein any one of a first comparison output value provided by the first synchronization pattern comparison means and a second comparison output value provided by the second synchronization pattern comparison means is within the bit error tolerance value. In this case, there is provided a synchronization detection device for a video CD comprising a synchronization determination block for determining detection of a synchronization signal in the reproduction signal.
도 1은 본 발명에 따른 동기 검출장치를 적용하는 데 적합한 전형적인 비디오 씨디 재생 시스템의 개략적인 블록구성도,1 is a schematic block diagram of a typical video CD playback system suitable for applying a synchronization detection device according to the present invention;
도 2는 본 발명의 바람직한 실시예에 따른 비디오 씨디의 동기 검출장치의 블록구성도,2 is a block diagram of an apparatus for detecting synchronization of a video CD according to a preferred embodiment of the present invention;
도 3(a)는 프레임 단위의 재생 데이터의 일예를, 도 3(b)는 동기검출을 위해 사용되는 윈도우 펄스의 일예를, 도 3(c)는 검출된 동기패턴의 일예를, 도 3(d)는 동기신호에서 비트에러가 발생한 경우의 일예를 각각 도시한 도면.Fig. 3 (a) shows an example of playback data in units of frames, Fig. 3 (b) shows an example of window pulses used for synchronous detection, and Fig. 3 (c) shows an example of detected sync patterns, and Fig. 3 ( d) shows an example of the case where a bit error occurs in the synchronization signal.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
102 : RF 증폭 블록104 : 디지탈 신호 처리 블록102: RF amplification block 104: digital signal processing block
106 : 동기 검출 블록108 : MPEG 디코더106: sync detection block 108: MPEG decoder
202 : 레지스터군203,205 : 메모리202: Register group 203,205: Memory
204,206 : 비교 블록208,210 : 가산기204,206: comparison block 208,210: adder
212 : 동기 판단 블록212: Sync decision block
본 발명의 상기 및 기타 목적과 여러가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로 부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 동기 검출장치를 적용하는 데 적합한 전형적인 비디오 씨디 재생 시스템의 개략적인 블록구성도를 나타낸다.Figure 1 shows a schematic block diagram of a typical video CD playback system suitable for applying the synchronization detection device according to the present invention.
동도면에 도시된 바와같이, 전형적인 비디오 씨디 재생 시스템은 RF 증폭 블록(102), 디지탈 신호 처리 블록(104), 동기 검출 블록(106) 및 MPEG 디코더(108)를 포함한다.As shown in the figure, a typical video CD playback system includes an RF amplification block 102, a digital signal processing block 104, a sync detection block 106, and an MPEG decoder 108.
도 1을 참조하면, RF 증폭 블록(102)에서는 도시 생략된 광픽업에서 재생되어 출력되는 RF 신호(비디오, 오디오, 텍스트 등의 변조신호)를 다음단에서 충분히 처리할 수 있는 레벨로 증폭하고, 파형을 정형하는 등의 신호처리를 수행한 다음 라인 L11을 통해 다음단의 디지탈 신호 처리 블록(104) 및 동기 검출 블록(106)으로 동시에 제공한다. 또한, RF 증폭 블록(102)은 재생신호에서 포커스 트래킹 서보용 오차신호를 추출하여 라인 L12를 통해 도시 생략된 서보 제어 블록으로 제공한다.Referring to FIG. 1, the RF amplification block 102 amplifies an RF signal (modulated signal such as video, audio, text, etc.) reproduced and output in an optical pickup (not shown) to a level that can be sufficiently processed in the next stage, Signal processing such as shaping a waveform is performed and then simultaneously provided to the next stage of the digital signal processing block 104 and the synchronization detection block 106 via the line L11. In addition, the RF amplification block 102 extracts the focus tracking servo error signal from the reproduction signal and provides it to the servo control block (not shown) through the line L12.
또한, 디지탈 신호 처리 블록(104)은 라인 L11을 통해 상기한 RF 증폭 블록(102)에서 제공되는 재생신호(신호처리된 RF 신호)를 원신호의 데이터열로 복조, 예를들면 채널코딩된 코드신호를 소정비트의 데이터열로 변환하는 등의 복조를 수행하고, 디스크 손상이나 먼지 등에 기인하는 버스트 에러 또는 랜덤 에러 등의 에러 검출 및 에러 정정 등의 처리를 수행하여 라인 L13을 통해 다음단의 MPEG 디코더(108)로 제공한다.In addition, the digital signal processing block 104 demodulates, for example, channel-coded, the reproduction signal (signal-processed RF signal) provided from the RF amplification block 102 through the line L11 into a data string of an original signal. Performs demodulation such as converting a signal into a data stream of a predetermined bit, and performs processing such as error detection and error correction such as burst error or random error due to disk damage or dust, and the following stage MPEG through line L13. To the decoder 108.
한편, 동기 검출 블록(106)은, 실질적으로 본 발명에 관련되는 부분인 것으로, 일예로서 도 3(b)에 도시된 바와같이, 적어도 동기패턴보다 큰 펄스폭을 갖는 윈도우 펄스신호에 의거하여, 라인 L11을 통해 상술한 RF 증폭 블록(102)으로 부터 제공되는 재생신호에서 동기신호를 검출하며, 여기에서 검출된 동기신호는 라인 L15를 통해 후술하는 MPEG 디코더(108)로 제공된다. 이러한 동기 검출 블록(106)에서 본 발명에 따라 비트 에러에 강하게 동기신호를 검출하는 동작과정에 대해서는 그 구체적인 세부구성을 도시한 도 2를 주로 참조하여 후에 상세하게 기술될 것이다.On the other hand, the sync detection block 106 is a part substantially related to the present invention, and as an example, as shown in Fig. 3B, based on a window pulse signal having a pulse width at least larger than the sync pattern, A sync signal is detected from the reproduction signal provided from the above-described RF amplification block 102 via the line L11, and the detected sync signal is provided to the MPEG decoder 108 described later through the line L15. The operation of detecting the synchronization signal strongly in the bit error in accordance with the present invention in this synchronization detection block 106 will be described later in detail with reference mainly to FIG.
다른한편, MPEG 디코더(108)는 비디오 및 오디오 디코더를 각각 구비하여, 라인 L15를 통해 상기한 동기 검출 블록(106)으로 제공되는 동기신호에 동기를 맞추어 가면서 소정의 비트레이트로 압축 부호화된 비디오 및 오디오 등의 데이터를 각각 원신호로 복원하는 등의 신호처리를 수행하는 것으로, 여기에서 복원된 비디오 및 오디오 데이터는 도시 생략된 비디오 처리기 및 오디오 처리기로 각각 출력된다.On the other hand, the MPEG decoder 108 includes a video and an audio decoder, respectively, and the video is coded and encoded with a predetermined bit rate while synchronizing with the synchronization signal provided to the synchronization detection block 106 described above via line L15; By performing signal processing such as restoring data such as audio to the original signal, respectively, the restored video and audio data are output to a video processor and an audio processor, not shown.
다음에, 상술한 바와같은 구성을 갖는 비디오 씨디 재생 시스템에 적용하는 데 적합한 본 발명에 따른 비디오 씨디의 동기 검출장치를 이용하여 비트 에러에 강하게 동기신호를 검출하는 과정에 대하여 설명한다.Next, a description will be given of a process of detecting a synchronization signal strongly against a bit error by using the video CD synchronization detection device suitable for application to a video CD playback system having the above-described configuration.
도 2는 본 발명의 바람직한 실시예에 따른 비디오 씨디의 동기 검출장치의 블록구성도를 나타낸다.2 is a block diagram of a device for detecting synchronization of a video CD according to a preferred embodiment of the present invention.
동도면에 도시된 바와같이, 본 발명의 동기 검출장치는 레지스터군(202), 두 개의 메모리(203,205), 두 개의 비교 블록(204,206), 두 개의 가산기(208,210) 및 동기 판단 블록(212)을 포함한다.As shown in the figure, the synchronization detecting apparatus of the present invention uses a register group 202, two memories 203 and 205, two comparison blocks 204 and 206, two adders 208 and 210 and a synchronization judgment block 212. Include.
도 2를 참조하면, 레지스터군(202)은 직렬연결된 시프트 레지스터들로 구성되는 버퍼 메모리, 예를들면 동기신호의 비트수에 상응하여 22개의 D 플립플롭으로 구성할 수 있는 데, 일예로서 도 3(b)에 도시된 바와같이 적어도 검출하고자하는 동기신호의 펄스폭보다 큰 펄스폭을 갖는 동기검출을 위한 윈도우 펄스 정보에 의거하여, 윈도우 펄스 구간내에 존재하는 동기패턴의 비트값을 1 비트씩 차례로 시프트하면서 저장하고, 이 저장된 동기 비트값이 1 비트씩 시프트될 때마다 각 플립플롭에 저장된 비트값을 출력하여 두 개의 비교 블록(204,206)내의 대응하는 각 비교기(CP1 - CP22)에 각각 제공한다.Referring to FIG. 2, the register group 202 may be configured of 22 D flip-flops corresponding to the number of bits of a synchronization memory, for example, a synchronization signal. As shown in (b), based on window pulse information for synchronous detection having a pulse width that is at least larger than the pulse width of the synchronous signal to be detected, the bit values of the synchronous pattern existing in the window pulse section are in turn by one bit. Each time the stored sync bit value is shifted by one bit, the bit value stored in each flip-flop is output and provided to the corresponding comparators CP1 to CP22 in the two comparison blocks 204 and 206, respectively.
즉, 상기한 레지스터군(202)의 출력에 병렬연결되어 기설정된 동기패턴(“00000000000 11111111111”또는“11111111111 00000000000”)과 검출된 동기신호, 즉 레지스터군(202)에서 제공되는 소정비트를 갖는 동기신호의 각 비트값을 각각 비교하는 두 비교 블록(204,206)은 레지스터군(202)내의 플립플롭 개수에 상응하는 수의 비교기(CP1 - CP22)로 각각 구성되는 데, 레지스터군(202)의 D 플립플롭(D1)에 저장된 비트값은 각 비교 블록(204,206)의 대응하는 각 비교기(CP1)에 동시에 제공되고, D 플립플롭(D2)에 저장된 비트값은 각 비교 블록(204,206)의 대응하는 각 비교기(CP2)에 동시에 제공되는 방식으로 각각 출력된다.In other words, a synchronization pattern ("00000000000 11111111111" or "11111111111 00000000000") connected in parallel to the output of the register group 202 and the detected synchronization signal, that is, a synchronization having a predetermined bit provided from the register group 202 The two comparison blocks 204 and 206 for comparing each bit value of the signal, respectively, are composed of a number of comparators CP1 to CP22 corresponding to the number of flip-flops in the register group 202, which are D flips of the register group 202. The bit values stored in flop D1 are simultaneously provided to the corresponding respective comparators CP1 of each comparison block 204 and 206, and the bit values stored in the D flip-flop D2 are corresponding respective comparators of each comparison block 204 and 206. Each is output in such a manner as to be provided to CP2 simultaneously.
한편, 두 메모리(203,205)는 동기신호의 비트수에 상응하는 다수의 버퍼 메모리(B1 - B22)로 각각 구성되어 각각 다른 두 형태의 기설정된 동기패턴 신호를 각각 저장하는 것으로, 메모리(203)에 “00000000000 11111111111”형태의 기설정된 동기패턴이 저장될 때 메모리(205)에는 “11111111111 00000000000”형태의 기설정된 동기패턴이 저장될 것이다. 또한, 두 메모리(203,205)의 각 버퍼(B1 - B22)에 각각 저장된 기설정된 동기패턴의 각 비트값은, 본 발명에 따른 동기검출이 수행될 때, 두 비교 블록(204,206)의 대응하는 각 비교기(CP1 - CP22)에 각각 제공된다.Meanwhile, the two memories 203 and 205 each include a plurality of buffer memories B1 to B22 corresponding to the number of bits of the sync signal, and store two different preset sync pattern signals, respectively. When the preset synchronization pattern of the type “00000000000 11111111111” is stored, the preset synchronization pattern of the type “11111111111 00000000000” will be stored in the memory 205. In addition, each bit value of the predetermined synchronization pattern stored in each of the buffers B1-B22 of the two memories 203 and 205 is corresponding to each corresponding comparator of the two comparison blocks 204 and 206 when the synchronization detection according to the present invention is performed. Respectively provided in (CP1-CP22).
또한, 두 비교 블록(204,206)내의 각 비교기는 대응하는 D 플립플롭과 버퍼 메모리에서 각각 제공되는 비트값을 비교하여 동일한 값이면“0”을 출력하고, 비교결과 다른 값이면“0”을 출력하는 방식으로 레지스터군(202)으로 부터의 입력신호와 기설정된 두 동기패턴간의 병렬비교를 수행하며, 이와같은 두 비교 블록(204,206)내 각 비교기(CP1 - CP22)에서의 비교결과값은 서로 대응하는 두 가산기(208,210)로 각각 출력된다.In addition, each comparator in the two comparison blocks 204 and 206 compares the bit values provided in the corresponding D flip-flop and the buffer memory, respectively, and outputs "0" if they are the same value, and outputs "0" if they are different. A parallel comparison between the input signal from the register group 202 and the two preset synchronization patterns is performed, and the comparison result in each of the comparators CP1 to CP22 in the two comparison blocks 204 and 206 corresponds to each other. Are output to two adders 208 and 210, respectively.
다음에, 가산기(208)에서는 비교블록(204)내의 각 비교기(CP1 - CP22)에서 제공되는 비교결과값, 즉 22개의 비교결과값을 가산하고, 또한 가산기(210)에서는 비교블록(206)내의 각 비교기(CP1 - CP22)에서 제공되는 비교결과값, 즉 22개의 비교결과값을 가산하며, 각 가산기(208,210)의 출력값은 다음단의 동기 판단 블록(212)으로 각각 제공된다.Next, the adder 208 adds the comparison result values provided by the comparators CP1-CP22 in the comparison block 204, that is, 22 comparison result values, and the adder 210 adds the comparison result values in the comparison block 206. The comparison result values provided by the comparators CP1 to CP22, that is, 22 comparison result values are added, and the output values of the adders 208 and 210 are provided to the next synchronization determination block 212, respectively.
이때, 두 메모리(203,205)에 각각 저장된 기설정된 패턴이“00000000000 11111111111”및“11111111111 00000000000”중의 하나이기 때문에, 검출하고자하는 동기신호에 비트 에러가 발생하지 않은 경우라 가정할 때 각 가산기(208,210)에서의 최소값은“0”이 되고 최대값은“22”가 될 것이므로 각 가산기(208,210)의 출력값은 5 비트값으로 표현할 수 있을 것이다. 따라서, 재생신호에서 검출하고자하는 동기신호의 동기패턴이“00000000000 11111111111”이고, 일예로서 도 3(d)에 도시된 바와같이 한 비트의 에러가 발생한 경우라면 가산기(208)의 출력값은“1”이 될 것이고, 두 비트의 에러가 발생한 경우라면 가산기(208)의 출력값은“2”가 될 것이다.At this time, since the preset pattern stored in each of the two memories 203 and 205 is one of “00000000000 11111111111” and “11111111111 00000000000”, each adder 208 and 210 assumes that a bit error does not occur in the synchronization signal to be detected. Since the minimum value in E will be "0" and the maximum value will be "22", the output value of each adder 208,210 may be represented by a 5-bit value. Therefore, if the synchronization pattern of the synchronization signal to be detected in the reproduction signal is "00000000000 11111111111", and as an example, an error of one bit occurs as shown in Fig. 3 (d), the output value of the adder 208 is "1". If two bits of error have occurred, the output value of the adder 208 will be "2".
한편, 동기 판단 블록(212)에서는 상기한 각 가산기(208,210)의 출력값에 의거하여 동기신호 검출을 판단, 즉 본 발명에 따라 일예로서 동기신호에서 한 비트 또는 두 비트의 에러를 허용하는 것으로 설정한다고 가정할 때, 두 가산기(208,210)의 출력값중 어느 한 값이라도 3 이하의 값을 가지면 동기신호의 검출을 판단하며, 라인 L15를 통해 이러한 동기신호 검출결과를 도 1의 MPEG 디코더(108)로 제공한다. 이때, 동기신호 비트 에러 허용값을 너무 크게 설정할 경우 동기신호를 잘못 검출하는 경우가 발생할 수 있으므로 많은 실험을 통해 얻어지는 동기신호 비트 에러 결과치에 의거하여 비트 에러 허용값을 설정하는 것이 바람직할 것이다.On the other hand, in the synchronization determination block 212, the detection of the synchronization signal is determined based on the output values of the respective adders 208 and 210, i.e., according to the present invention, the synchronization signal is set to allow one or two bits of error in the synchronization signal. Assuming that any one of the output values of the two adders 208, 210 has a value less than or equal to 3, the detection of the synchronization signal is determined, and the detection result of the synchronization signal is provided to the MPEG decoder 108 of FIG. do. In this case, if the sync signal bit error tolerance value is set too large, a false detection of the sync signal may occur. Therefore, it may be desirable to set the bit error tolerance value based on the sync signal bit error result obtained through many experiments.
즉, 본 발명에 따르면, 검출하고자하는 동기신호에서 기설정된 비트 에러 허용값 이내의 비트 에러가 발생하더라도 이에 대응하여 효과적으로 동기신호를 검출할 수 있다. 따라서, 도 1의 MPEG 디코더(108)에서는 본 발명에 따라 검출된 동기신호에 동기를 맞추어 가면서 압축 부호화된 비디오 및 오디오 등의 데이터를 각각 원신호로 복원하는 등의 신호처리를 효과적으로 수행할 수 있을 것이다.That is, according to the present invention, even if a bit error within a preset bit error tolerance value occurs in the synchronization signal to be detected, the synchronization signal can be detected effectively. Accordingly, the MPEG decoder 108 of FIG. 1 can effectively perform signal processing such as reconstructing data, such as video and audio, which have been compressed and encoded to the original signal while synchronizing with the detected synchronization signal according to the present invention. will be.
한편, 상술한 본 발명의 실시예에서는 두 개의 동기패턴을 갖는 경우라고 가정하였으나 이 기술분야의 숙련자라면 두 개 이상의 동기패턴을 갖는 동기신호일지라도 회로의 간단한 변형을 통해 충분하게 처리할 수 있음을 이해할 수 있을 것이다.Meanwhile, in the above-described embodiment of the present invention, it is assumed that there are two synchronization patterns, but a person skilled in the art may understand that even a synchronization signal having two or more synchronization patterns can be sufficiently processed through a simple modification of the circuit. Could be.
이상 설명한 바와같이 본 발명에 따르면, 비디오 씨디 재생 시스템에서 두 패턴을 갖는 동기신호에 대해 각 패턴별로 병렬비교를 통해 허용가능한 비트 에러 범주이내에서 효과적으로 동기신호를 검출할 수 있어 원신호로의 복원 등 재생 데이터의 신호처리를 효과적으로 수행할 수 있다.As described above, according to the present invention, a synchronization signal having two patterns in the video CD playback system can be effectively detected within the allowable bit error range through parallel comparison for each pattern, thereby restoring the original signal. Signal processing of reproduction data can be performed effectively.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970011683A KR100250577B1 (en) | 1997-03-31 | 1997-03-31 | Apparatus for detecting synchronous signal of video cd |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970011683A KR100250577B1 (en) | 1997-03-31 | 1997-03-31 | Apparatus for detecting synchronous signal of video cd |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980075451A true KR19980075451A (en) | 1998-11-16 |
| KR100250577B1 KR100250577B1 (en) | 2000-04-01 |
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ID=19501478
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| KR1019970011683A KR100250577B1 (en) | 1997-03-31 | 1997-03-31 | Apparatus for detecting synchronous signal of video cd |
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| Country | Link |
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| KR (1) | KR100250577B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546267B1 (en) * | 1998-02-16 | 2006-04-20 | 삼성전자주식회사 | Frame Sync Pattern Detection Circuit and Frame Synchronizer in Compact Disc System |
-
1997
- 1997-03-31 KR KR1019970011683A patent/KR100250577B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546267B1 (en) * | 1998-02-16 | 2006-04-20 | 삼성전자주식회사 | Frame Sync Pattern Detection Circuit and Frame Synchronizer in Compact Disc System |
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| Publication number | Publication date |
|---|---|
| KR100250577B1 (en) | 2000-04-01 |
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