KR19980074815A - Nonvolatile Memory in Semiconductor Device and Manufacturing Method Thereof - Google Patents
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Abstract
커플링 비(coupling ratio)를 향상시킬 수 있는 반도체 장치의 불휘발성 메모리 및 그 제조방법에 관하여 개시한다. 이를 위하여 본 발명은 반도체 기판과, 상기 반도체 기판을 식각하여 형성한 필드산화막과, 상기 필드산화막 사이의 활성영역 상에 형성된 터널산화막과, 상기 터널산화막 상에 형성된 가운데 골(valley)을 갖는 사다리형의 플로팅 게이트와, 상기 플로팅 게이트와 필드산화막 상에 일정한 두께로 형성된 층간절연막과, 상기 층간절연막 상에 일정한 두께로 형성된 컨트롤 게이트를 구비하는 것을 특징으로 하는 반도체 장치의 불휘발성 메모리 및 그 제조방법을 제공한다.Disclosed are a nonvolatile memory of a semiconductor device and a method of manufacturing the same that can improve a coupling ratio. To this end, the present invention is a ladder type having a semiconductor substrate, a field oxide film formed by etching the semiconductor substrate, a tunnel oxide film formed on an active region between the field oxide films, and a valley formed on the tunnel oxide film. And a floating gate having a predetermined thickness on the floating gate and the field oxide film, and a control gate having a predetermined thickness on the interlayer insulating film. to provide.
Description
본 발명은 반도체 장치의 불휘발성 메모리 및 그 제조방법에 관한 것으로, 특히 커플링 비(coupling ratio)를 향상시킬 수 있는 반도체 장치의 불휘발성 메모리 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory of a semiconductor device and a manufacturing method thereof, and more particularly to a nonvolatile memory of a semiconductor device capable of improving a coupling ratio and a method of manufacturing the same.
데이터 처리 시스템에 있어서 정보를 저장하기 위한 기억장치는 대단한 중요성을 가지고 있다. 이러한 기억장치에 있어서 반도체 메모리 장치는 전원 공급이 중단되면 메모리 내용이 사라지는 휘발성(Volatile) 메모리 장치와, 메모리 내용을 계속 저장하는 불휘발성(Nonvolatile) 메모리 장치가 있다. 일반적으로 불휘발성(Nonvolatile) 메모리 장치는 입력된 데이터를 읽기만 할 수 있는 ROM(Read Only Memory)과, 입력된 데이터를 전기적인 방법을 통하여 수정할 수 있는 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 크게 분류할 수 있다. 최근, 이러한 EEPROM에서는 입력된 데이터의 내용을 일괄적으로 소거 가능한 플래쉬(Flash) 메모리가 새로이 각광을 받고 있다.Storage devices for storing information are of great importance in data processing systems. In such a memory device, a semiconductor memory device includes a volatile memory device in which memory contents disappear when a power supply is interrupted, and a nonvolatile memory device that continuously stores memory contents. Nonvolatile memory devices are generally classified into read only memory (ROM) capable of reading input data and electrically erasable programmable read only memory (EEPROM) that can modify input data through an electrical method. can do. Recently, in such EEPROM, a flash memory capable of collectively erasing the contents of the input data has been in the spotlight.
플래시 메모리 소자는 집적도가 점차 증가함에 따라 터널산화막(tunnel oxide)과 층간절연막의 커패시턴스의 비인 커플링 비(coupling ratio)는 터널산화막에서 F-N 터널닝(Fowler-Nordheim tunneling)이 일어나기 위한 높은 전계가 걸릴 수 있도록 커야 한다. 그러기 위해서는 층간절연막의 커패시턴스가 충분히 커야하는데, 그 이유는 터널 산화막에 걸리는 전압과 층간절연막에 걸리는 전압을 각각 조절하는 것이 아니라 하나의 인가 전압이 커플링 비(coupling ratio)에 따라 터널산화막과 층간절연막에 나뉘어 걸리기 때문이다. 여기서, 층간절연막은 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)사이의 절연막을 의미하고, F-N 터널링이란 산화막(SiO2)과 같은 절연막의 양단에 10㎹/㎝ 이상의 고전계를 인가하면 절연막을 통하여 터널 전류가 흐르는 현상으로, 이러한 원리는 EEPROM의 읽기 및 쓰기에 응용되는 전자(electron)의 주입 및 방출의 기본 메커니즘을 이룬다.As the density of flash memory devices increases, the coupling ratio, the ratio of the capacitance between the tunnel oxide and the interlayer insulating film, is subjected to a high electric field for FN tunneling in the tunnel oxide. It should be big enough. To do this, the capacitance of the interlayer insulating film must be large enough. The reason is that the voltage applied to the tunnel oxide film and the voltage applied to the interlayer insulating film are not adjusted individually, but one applied voltage is determined by the coupling ratio according to the coupling ratio. Because it takes divided into. Here, the interlayer insulating film means an insulating film between a floating gate and a control gate, and FN tunneling is an insulating film when a high electric field of 10 kV / cm or more is applied to both ends of an insulating film such as an oxide film (SiO 2 ). The tunnel current flows through the circuit, and this principle forms the basic mechanism for the injection and release of electrons applied to the reading and writing of EEPROM.
상기 터널산화막과 층간절연막에 나뉘어서 걸린 전압에서, 터널산화막에 F-N터널링을 위한 전계는 이미 결정되어 있다. 그러므로 전체에 인가되는 전압은 커플링 비에서 층간절연막의 커패시턴스에 따라 결정되게 된다. 그러나 외부로부터의 인가되는 전압은 낮으며, 이를 디바이스 내에서 승압회로를 통해 승압시키는 것이므로 승압되는 전압이 낮을수록 효율이 증가한다. 또한 승압되는 되는 전압이 낮은 경우에는 회로의 배치가 단순해져 신뢰성의 개선까지 도모할 수 있으므로 가능한 낮은 전압을 사용하는 것이 유리하다. 이러한 낮은 전압을 실현하기 위해서는 커플링 비(coupling ratio)의 증대가 필요하고 이는 층간절연막의 커패시턴스를 증가시키는 것을 의미한다. 상술한 설명은 아래의 식을 통하여 더욱 분명해진다.At the voltage applied to the tunnel oxide film and the interlayer insulating film, an electric field for F-N tunneling in the tunnel oxide film has already been determined. Therefore, the voltage applied to the whole is determined according to the capacitance of the interlayer insulating film at the coupling ratio. However, since the voltage applied from the outside is low, and the voltage is boosted through the boost circuit in the device, the lower the boosted voltage, the higher the efficiency. When the voltage to be stepped up is low, it is advantageous to use a voltage as low as possible since the arrangement of the circuit can be simplified and the reliability can be improved. In order to realize such a low voltage, it is necessary to increase the coupling ratio, which means to increase the capacitance of the interlayer insulating film. The above description is made clear by the following equation.
[수학식 1][Equation 1]
커플링 비(coupling ratio) = 층간절연막/ 층간절연막 + 터널산화막.Coupling ratio = interlayer insulating film / interlayer insulating film + tunnel oxide film.
[수학식 2][Equation 2]
VFG= VCG* 커플링 비V FG = V CG * Coupling Ratio
상기 수식에서 VFG는 플로팅 게이트의 걸리는 전압을 나타내며, VCG는 컨트롤 게이트에 걸리는 전압을 각각 나타낸다.In the above formula, V FG denotes a voltage applied to the floating gate, and V CG denotes a voltage applied to the control gate, respectively.
한편, 상술한 층간절연막의 커패시턴스를 증가시키는 방법은 이론적으로 현재까지 세 가지 방법이 알려져 있다. 먼저, 층간절연막을 박막화시키는 것이다. 또하나는 층간절연막을 유전율이 높은 물질로 구성하는 것이다. 마지막으로 층간절연막을 형성함에 있어서 3차원 구조를 도입하여 층간절연막의 단면적을 늘리는 방법이다. 상술한 세 가지 방법에서 층간절연막을 박막화하는 것은 막질의 개선이 없이 단순한 두께의 감소는 신뢰성 문제를 유발시켜 실현이 불가능한 실정이다, 또한, 층간절연막의 재질을 고유전물질로 사용하는 문제 역시 반복되는 불휘발성 메모리의 읽기(read)/쓰기(write)/지우기(erase) 과정에서 데이터의 오동작(mal-function)이 일어날 수 있는 신뢰성 문제로 인하여 적용에 어려움이 있다. 따라서, 최근에는 층간절연막이 형성되는 하부막질인 플로팅 게이트에 3차원 구조를 도입하여 층간절연막의 단면적을 늘림으로써 커패시턴스를 향상시키려는 노력이 활발하게 시도되고 있다.On the other hand, three methods have been known to theoretically increase the capacitance of the above-described interlayer insulating film. First, the interlayer insulating film is thinned. The other is that the interlayer insulating film is made of a material having high dielectric constant. Finally, in forming the interlayer insulating film, a three-dimensional structure is introduced to increase the cross-sectional area of the interlayer insulating film. In the above three methods, the thinning of the interlayer insulating film is not realized without the improvement of the film quality, and the simple reduction in thickness causes the reliability problem, and the problem of using the material of the interlayer insulating film as a high dielectric material is also repeated. It is difficult to apply due to a reliability problem in which a mal-function of data may occur in a read / write / erase process of a nonvolatile memory. Therefore, in recent years, efforts have been actively made to improve capacitance by introducing a three-dimensional structure into a floating gate, which is a lower film quality in which an interlayer insulating film is formed, to increase the cross-sectional area of the interlayer insulating film.
도 1은 종래 기술에 의한 반도체 장치의 불휘발성 메모리 및 그 제조방법을 설명하기 위하여 도시한 사시도이다.1 is a perspective view illustrating a nonvolatile memory and a method of manufacturing the semiconductor device according to the prior art.
도 1을 참조하면, 반도체 기판(1)에 국부적 산화(LOCOS)에 의한 소자분리 공정을 진행하여 필드산화막(3)과 활성영역을 정의한다. 상기 활성영역의 상부에 터널산화막을 형성하기 위한 산화막(5), 플로팅 게이트 형성을 위한 제1 도전막을 형성하고 이를 도면의 X축 방향으로 패터닝하여 플로팅 게이트(7)를 형성한다. 여기서, 플로팅 게이트(7)를 패터닝하는 방법은 플로팅 게이트(7)의 상단보다 하단이 좁아지도록 경사식각을 한다. 이어서, 상기 플로팅 게이트(7) 상에 층간절연막(9)과 컨트롤 게이트 형성을 위한 제2 도전막(도시되지 않음)을 적층한 후, 도면의 Y축 방향으로 플로팅 게이트(7)와 층간절연막(9)과 제2 도전층을 동시에 식각하여 컨트롤 게이트를 형성함으로써 불휘발성 메모리를 제조한다.Referring to FIG. 1, a field oxide layer 3 and an active region are defined by performing a device isolation process by local oxidation (LOCOS) on the semiconductor substrate 1. An oxide film 5 for forming the tunnel oxide film and a first conductive film for forming the floating gate are formed on the active region and patterned in the X-axis direction of the drawing to form the floating gate 7. Here, the method of patterning the floating gate 7 is inclined etched so that the lower end is narrower than the upper end of the floating gate (7). Subsequently, an interlayer insulating film 9 and a second conductive film (not shown) for forming a control gate are stacked on the floating gate 7, and then the floating gate 7 and the interlayer insulating film ( 9) and the second conductive layer are simultaneously etched to form a control gate, thereby manufacturing a nonvolatile memory.
그러나, 상술한 종래 기술에 있어서의 문제점은 Y축 방향으로 플로팅 게이트(7)와 층간절연막(9)과 제2 도전층을 동시에 식각하는 과정에서 플로팅 게이트(7)의 형태가 상단보다 하단이 좁아지도록 경사식각되어 있기 때문에 문제가 발생한다. 이를 상세히 설명하면, 최상층인 제2 도전막을 식각하는 과정에서 상단보다 하단이 좁아지도록 경사식각된 영역에서 식각잔류물(etching residue)이 발생하게 된다. 이러한 식각잔류물은 하부의 층간절연막(9)을 식각하는 과정에서 식각을 저지하는 식각마스크로 작용하게 된다. 결국, 층간절연막(9)의 식각이 불안정하게 진행되게 되고, 그 결과로 층간절연막(9)에 이어서 최하부의 플로팅 게이트(7)를 식각할 때, 상기 식각잔류물은 플로팅 게이트의 식각에 결정적인 영향을 끼쳐서 Y축 방향으로 불완전한 플로팅 게이트 형태(11)를 만드는 원인이 된다. 이렇게 형태가 불완전한 플로팅 게이트(11)는 이웃한 셀(Cell)의 플로팅 게이트와 전기적으로 연결되는 단락 결함을 유발하게 된다. 이러한 단락 결함을 방지하기 위하여 플로팅 게이트의 식각시간을 충분히 길게하여 문제를 해결하기도 하지만, 이때에는 플로팅 게이트의 하부에까지 식각이 진행되어 필드산화막이 식각되는 문제가 발생하게 된다.However, the above-described problem in the related art is that in the process of simultaneously etching the floating gate 7, the interlayer insulating film 9, and the second conductive layer in the Y-axis direction, the shape of the floating gate 7 is narrower than the upper end thereof. The problem occurs because it is etched inclined. In detail, in the process of etching the second conductive layer, the uppermost layer, an etching residue is generated in the inclined etched region so that the lower end is narrower than the upper end. The etch residue serves as an etch mask that prevents etching in the process of etching the lower interlayer insulating layer 9. As a result, the etching of the interlayer insulating film 9 proceeds unstable, and as a result, when etching the lowermost floating gate 7 subsequent to the interlayer insulating film 9, the etch residues have a decisive influence on the etching of the floating gate. This results in an incomplete floating gate shape 11 in the Y-axis direction. The incompletely shaped floating gate 11 may cause a short circuit defect electrically connected to the floating gates of neighboring cells. In order to prevent the short circuit defect, the etching time of the floating gate may be sufficiently long to solve the problem, but in this case, the etching proceeds to the lower portion of the floating gate, thereby causing a problem in that the field oxide film is etched.
본 발명이 이루고자 하는 기술적 과제는 트랜치 소자분리 공정에 의한 두꺼운 필드산화막과, 층간절연막에 식각잔류물이 남지 않는 둔각으로 경사식각된 플로팅 게이트를 구성하여 인접하는 플로팅 게이트 사이에 단락결함이 발생하는 문제를 해결하고, 층간절연막의 단면적을 증가시킴으로써 커플링 비가 개선된 반도체 장치의 불휘발성 메모리를 제공하는데 있다.The technical problem to be achieved by the present invention is a problem that short-circuit defects occur between adjacent floating gates by forming a thick field oxide film by a trench device isolation process and a floating gate inclined at an obtuse angle where no etch residues remain in the interlayer insulating film. In order to solve the problem, and to increase the cross-sectional area of the interlayer insulating film, it is possible to provide a nonvolatile memory of a semiconductor device having an improved coupling ratio.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 장치의 불휘발성 메모리 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a nonvolatile memory of the semiconductor device.
도 1은 종래 기술에 의한 반도체 장치의 불휘발성 메모리 및 그 제조방법을 설명하기 위하여 도시한 사시도이다.1 is a perspective view illustrating a nonvolatile memory and a method of manufacturing the semiconductor device according to the prior art.
도 2 및 도 3은 본 발명에 따른 반도체 장치의 불휘발성 메모리를 설명하기 위하여 도시한 도면들이다.2 and 3 are diagrams for describing a nonvolatile memory of a semiconductor device according to the present invention.
도 4 내지 도 11은 본 발명에 따른 반도체 장치의 불휘발성 메모리 제조방법을 설명하기 위하여 도시한 단면도들이다.4 through 11 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory in a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 간단한 설명Brief description of symbols for the main parts of the drawings
100: 반도체 기판,102: 필드산화막,100: semiconductor substrate, 102: field oxide film,
104: 활성영역,106: 산화막,104: active region, 106: oxide film,
107: 제1 도전막,108: 포토레지스트 패턴,107: first conductive film, 108: photoresist pattern,
110: 절연막 스페이서,112: 1차 플로팅 게이트,110: insulating film spacer, 112: primary floating gate,
114: 최종 플로팅 게이트,116: 층간절연막,114: final floating gate, 116: interlayer insulating film,
118: 컨트롤 게이트.118: control gate.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판과, 상기 반도체 기판을 식각하여 형성한 필드산화막과, 상기 필드산화막 사이의 활성영역 상에 형성된 터널산화막과, 상기 터널산화막 상에 형성된 가운데 골(valley)을 갖는 사다리형의 플로팅 게이트와, 상기 플로팅 게이트와 필드산화막 상에 일정한 두께로 형성된 층간절연막과, 상기 층간절연막 상에 일정한 두께로 형성된 컨트롤 게이트를 구비하는 것을 특징으로 하는 반도체 장치의 불휘발성 메모리를 제공한다.In order to achieve the above technical problem, the present invention provides a semiconductor substrate, a field oxide film formed by etching the semiconductor substrate, a tunnel oxide film formed on an active region between the field oxide films, and a center valley formed on the tunnel oxide film. and a ladder-shaped floating gate having a valley, an interlayer insulating film formed on the floating gate and the field oxide film with a constant thickness, and a control gate formed on the interlayer insulating film with a constant thickness. Provides volatile memory.
본 발명의 바람직한 실시예에 의하면, 상기 플로팅 게이트의 두께는 3000∼5000Å의 범위인 것이 적합하다.According to a preferred embodiment of the present invention, the thickness of the floating gate is suitably in the range of 3000 to 5000 kPa.
또한, 상기 가운데 골(valley)을 갖는 사다리형의 플로팅 게이트는 각도를 가지고 경사식각되어 상부의 폭이 하부의 폭보다 작은 것이 바람직하다.In addition, it is preferable that the ladder-type floating gate having a valley in the middle is inclined and etched at an angle so that the upper width is smaller than the lower width.
상기의 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 트랜치 소자분리 방법으로 활성영역과 필드산화막을 형성하는 제1 단계와, 상기 활성영역과 필드산화막이 형성된 반도체 기판 상에 터널산화막을 형성하기 위한 산화막을 형성하는 제2 단계와, 상기 산화막이 형성된 반도체 기판 상에 제1 도전막과 포토레지스트 패턴을 형성하는 제3 단계와, 상기 포토레지스트 패턴의 측벽에 절연막으로 구성된 스페이서를 형성하는 제4 단계와, 상기 포토레지스트 패턴과 절연막 스페이스를 식각마스크로 하부의 제1 도전막과 터널산화막을 형성하기 위한 산화막을 1차 식각하여 1차 플로팅 게이트를 형성하는 제5 단계와, 상기 식각마스크에서 포토레지스트 패턴만을 제거하는 제6 단계와, 상기 절연막 스페이스를 식각마스크로 하부의 제1 도전막을 2차 식각하여 가운데 골 있고 내벽과 외벽을 갖는 사다리꼴 형태의 최종 플로팅 게이트를 형성하는 제7 단계와, 상기 절연막 스페이스를 제거하는 제8 단계와, 상기 최종 플로팅 게이트 및 필드산화막의 상부에 층간절연막과 제2 도전막을 적층하는 제9 단계와, 상기 최종 플로팅 게이트와 층간절연막 및 제2 도전막을 패터닝하여 컨트롤 게이트를 형성하는 제10 단계를 구비하는 것을 특징으로 하는 반도체 장치의 불휘발성 메모리 제조방법을 제공한다.In order to achieve the above technical problem, the present invention provides a first step of forming an active region and a field oxide film on the semiconductor substrate by a trench isolation method, and forming a tunnel oxide film on the semiconductor substrate on which the active region and the field oxide film are formed. A second step of forming an oxide film, a third step of forming a first conductive film and a photoresist pattern on the semiconductor substrate on which the oxide film is formed, and a step of forming a spacer formed of an insulating film on sidewalls of the photoresist pattern A fourth step of forming a first floating gate by first etching an oxide layer for forming a first conductive layer and a tunnel oxide layer below the photoresist pattern and the insulating layer space using an etch mask; and in the etching mask A sixth step of removing only the photoresist pattern; and a first conductive portion below the insulating layer space using an etch mask. Forming a final floating gate having a trapezoidal shape having an inner wall and an outer wall by etching a second layer, an eighth step of removing the insulating layer space, and an interlayer insulating layer on top of the final floating gate and the field oxide layer. And a ninth step of laminating a second conductive film, and a tenth step of forming a control gate by patterning the final floating gate, the interlayer insulating film, and the second conductive film. to provide.
본 발명의 바람직한 실시예에 의하면, 상기 제3 단계의 제1 도전막은 3000∼5000Å의 두께로 형성하는 것이 적합하고, 상기 제4 단계의 절연막은 산화막을 사용하여 형성하는 것이 적합하다.According to a preferred embodiment of the present invention, the first conductive film of the third step is preferably formed to a thickness of 3000 to 5000 kPa, and the insulating film of the fourth step is preferably formed using an oxide film.
바람직하게는, 상기 제5 단계의 1차 식각은 90도 이하로 경사식각하고, 상기 제6 단계의 포토레지스트 패턴만을 제거하는 방법은 황산(H2SO4)을 사용하는 것이 적합하다.Preferably, the first etching of the fifth step is inclined to 90 degrees or less, and the method of removing only the photoresist pattern of the sixth step is preferably sulfuric acid (H 2 SO 4 ).
또한, 상기 제8 단계의 절연막 스페이스를 제거하는 방법은 희석된 불산을 사용하는 것이 바람직하다.In addition, it is preferable to use diluted hydrofluoric acid as a method of removing the insulating film space of the eighth step.
상기 제9 단계의 층간절연막은 질화막(SiN)과 산화막(SiO2)의 복합막을 사용하여 형성하고, 상기 제7 단계의 내벽과 외벽을 갖는 사다리꼴 형태는 최종 플로팅 게이트에서 외벽의 길이가 내벽의 길이보다 길도록 형성하는 것이 바람직하다.The interlayer insulating layer of the ninth step is formed by using a composite film of a nitride film (SiN) and an oxide film (SiO 2 ), and the trapezoidal shape having the inner wall and the outer wall of the seventh step has a length of the outer wall in the final floating gate. It is preferable to form longer.
본 발명에 따르면, 식각잔류물에 의한 인접한 플로팅 게이트끼리의 단락결함을 방지하고 층간절연막의 단면적을 증가시켜서 불휘발성 메모리 소자의 커플링 비를 향상시킬 수 있다.According to the present invention, the coupling ratio of the nonvolatile memory device can be improved by preventing short circuit defects between adjacent floating gates due to etching residues and increasing the cross-sectional area of the interlayer insulating film.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
구조 및 특징Structure and features
도 2 및 도 3은 본 발명에 따른 반도체 장치의 불휘발성 메모리를 설명하기 위하여 도시한 도면들이다.2 and 3 are diagrams for describing a nonvolatile memory of a semiconductor device according to the present invention.
도 2는 본 발명의 가장 큰 특징을 이루는 필드산화막(102)과 플로팅 게이트(114)를 갖는 불휘발성 메모리를 설명하기 위하여 도시한 사시도 이다. 상세히 설명하면, 본 발명에 따른 불휘발성 메모리의 필드산화막(102)은 종래 기술에서는 국부적 산화(LOCOS) 공정으로 필드산화막을 형성한데 반하여, 트랜치 소자분리(Trench Isolation)에 의하여 필드산화막(102)을 형성하기 때문에 막질이 종래의 것과 비교할 때, 좀더 두껍고 안정된 구조를 갖고 있다. 따라서, 이러한 트랜치 소자분리에 의한 필드산화막(102)은 종래의 기술에서 문제가 되었던 식각잔류물(etching residue)에 의한 플로팅 게이트(114)의 형태 변형을 방지하기 위하여 식각시간을 충분히 늘려도 필드산화막(102)이 식각되어 불휘발성 메모리 소자의 특성이 저하되는 문제를 해결할 수 있다.FIG. 2 is a perspective view illustrating a nonvolatile memory having a field oxide film 102 and a floating gate 114 which are the features of the present invention. In detail, the field oxide film 102 of the nonvolatile memory according to the present invention forms the field oxide film by a local oxidation (LOCOS) process in the prior art, whereas the field oxide film 102 is formed by trench isolation. Because of the formation, the film quality has a thicker and more stable structure compared with the conventional one. Therefore, the field oxide film 102 by the isolation of the trench device may be formed even if the etching time is sufficiently increased to prevent the deformation of the floating gate 114 due to the etching residue, which has been a problem in the related art. 102 may be etched to deteriorate the characteristics of the nonvolatile memory device.
또한, 본 발명에서는 컨트롤 게이트(도시않됨)와 층간절연막(도시않됨)과 플로팅 게이트(114)를 Y축 방향으로 동시에 식각하면서 식각잔류물이 발생하는 문제를 근본적으로 방지하기 위하여 플로팅 게이트(114)의 형태를 사다리형으로 다르게 구성하였다. 즉, 본 발명의 따른 플로팅 게이트(114)의 외벽(115)은 반도체 기판에 대하여 둔각으로 구성되어서 종래에 예각으로 구성할 때보다 식각잔류물이 식각과정에서 영향을 끼치는 문제를 최소화하였다. 본 발명에 따른 플로팅 게이트(114)는 그 두께가 3000∼5000Å의 범위로 종래의 1500Å의 두께보다 2배 이상으로 두꺼우며, 외벽(115)을 둔각으로 구성한 특징으로 인하여 상부의 폭이 하부의 폭보다 작도록 구성되어 있다. 따라서, 이러한 새로운 구조는 인접하는 플로팅 게이트와의 단락결함이 발생하는 문제점을 해결할 수 있는 구조이다. 여기서, 참조 부호 100은 반도체 기판을 나타내며, 참조 부호 106은 F-N 채널링이 일어나는 터널 산화막을 가리킨다.Also, in the present invention, the control gate (not shown), the interlayer insulating film (not shown), and the floating gate 114 are simultaneously etched in the Y-axis direction to fundamentally prevent the problem of etching residues. The shape of the ladder was configured differently. That is, the outer wall 115 of the floating gate 114 according to the present invention has an obtuse angle with respect to the semiconductor substrate, thereby minimizing the problem that the etch residue affects the etching process compared to the conventional acute angle. The floating gate 114 according to the present invention has a thickness in the range of 3000 to 5000 kPa, which is thicker than twice the thickness of the conventional 1500 kPa, and the width of the upper part is lower because of the feature that the outer wall 115 is formed at an obtuse angle. It is configured to be smaller. Therefore, this new structure can solve the problem of short-circuit defects with adjacent floating gates. Here, reference numeral 100 denotes a semiconductor substrate, and reference numeral 106 denotes a tunnel oxide film in which F-N channeling occurs.
도 2는 도1의 결과물 상에 층간절연막(116)과 컨트롤 게이트(118)를 형성하여 반도체 장치의 불휘발성 메모리를 완성하였을 때의 단면도이다.FIG. 2 is a cross-sectional view of a nonvolatile memory of a semiconductor device by forming an interlayer insulating film 116 and a control gate 118 on the resultant of FIG. 1.
도 2를 참조하면, 본 발명에 따른 플로팅 게이트(114)는 가운데 골(valley)이 형성되어 있어서 플로팅 게이트(114)의 상부에 형성되는 층간절연막(116)의 단면적을 늘릴 수 있도록 구성되어 있다. 이러한 새로운 형태의 플로팅 게이트(114)에 의한 층간절연막(116)의 단면적의 확대는 터널산화막(106)의 커패시턴스 대비 층간절연막(116)의 커패시턴스를 증가시켜, 결국, 커플링 비(coupling ratio)를 획기적으로 증가시킬 수 있다. 여기서, 참조 부호 118은 층간절연막(116)의 상부에 도전막을 패터닝하여 형성한 컨트롤 게이트를 나타낸다.Referring to FIG. 2, the floating gate 114 according to the present invention is configured such that a valley is formed in the center thereof to increase the cross-sectional area of the interlayer insulating layer 116 formed on the floating gate 114. The expansion of the cross-sectional area of the interlayer insulating film 116 by this new type of floating gate 114 increases the capacitance of the interlayer insulating film 116 with respect to the capacitance of the tunnel oxide film 106, resulting in a coupling ratio. It can increase dramatically. Here, reference numeral 118 denotes a control gate formed by patterning a conductive film on the interlayer insulating film 116.
제조방법Manufacturing method
도 4 내지 도 11은 본 발명에 따른 반도체 장치의 불휘발성 메모리 제조방법을 설명하기 위하여 도시한 단면도들이다.4 through 11 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory in a semiconductor device according to the present invention.
도 4를 참조하면, 반도체 기판(1)에 트랜치 형성을 위한 마스크층(도시안됨)을 형성하고 상기 마스크층을 식각마스크로 반도체 기판의 일부를 식각하여 트랜치 영역을 형성한다. 이어서, 상기 트랜치 영역이 형성된 반도체 기판(100)에 절연막, 예컨대 산화막을 화학 기상 증착(CVD)법으로 트랜치 영역을 매몰하면서 증착한다. 상기 산화막을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치 백(etch back) 공정으로 반도체 기판(100)의 표면이 드러날 식각하여 트랜치 영역을 매몰하는 필드산화막(102)을 형성한다. 상술한 트랜치 소자분리(Trench Isolation) 공정으로 형성된 필드산화막(102)은 국부적 산화(LOCOS) 공정에 의하여 형성된 필드산화막보다 막의 두께를 두껍게 형성할 수 있다. 따라서, 후속 공정에서 컨트롤 게이트와 층간절연막과 플로팅 게이트를 동시에 식각할 때, 식각선택비에 따른 필드산화막(102)의 식각량을 견딜 수 있는 구조이다.Referring to FIG. 4, a trench layer (not shown) is formed in the semiconductor substrate 1, and a portion of the semiconductor substrate is etched using the mask layer as an etch mask to form a trench region. Subsequently, an insulating film, for example, an oxide film, is deposited on the semiconductor substrate 100 having the trench region while the trench region is buried by chemical vapor deposition (CVD). The oxide layer is etched to expose the surface of the semiconductor substrate 100 by chemical mechanical polishing or etch back to form a field oxide layer 102 to bury the trench region. The field oxide layer 102 formed by the trench isolation process described above may have a thickness greater than that of the field oxide layer formed by the LOCOS process. Accordingly, when the control gate, the interlayer insulating film, and the floating gate are simultaneously etched in a subsequent process, the etching amount of the field oxide film 102 may be tolerated by the etching selectivity.
도 5를 참조하면, 상기 트랜치 소자분리 공정에 의하여 필드산화막(102)이 형성된 결과물 상에 터널산화막 형성을 위한 산화막(106)을 100Å 이하의 두께로 통상의 방법으로 형성한다.Referring to FIG. 5, an oxide film 106 for forming a tunnel oxide film is formed on a resultant in which the field oxide film 102 is formed by the trench isolation process.
도 6을 참조하면, 상기 터널산화막 형성을 위한 산화막(106) 상에 제1 도전막(107), 예컨대 불순물이 도핑된 폴리 실리콘막을 3000∼5000Å의 두께로 적층한다. 이어서, 상기 제1 도전막(107) 상에 포토레지스트를 도포(coating)하고 노광 및 현상 공정을 진행하여 포토레지스트 패턴(108)을 형성한다.Referring to FIG. 6, a first conductive layer 107, for example, a polysilicon layer doped with impurities, is stacked on the oxide layer 106 for forming the tunnel oxide layer to a thickness of 3000 to 5000 GPa. Subsequently, a photoresist is coated on the first conductive layer 107 and the photoresist pattern 108 is formed by performing an exposure and development process.
도 7을 참조하면, 상기 포토레지스트 패턴(108)이 형성된 결과물 상에 200∼300℃의 저온에서 형성된 산화막을 형성한다. 이어서, 상기 저온에서 형성된 산화막을 등방성으로 식각하여 포토레지스트 패턴(108)의 양측벽에 산화막 스페이서(oxide spacer, 110)를 형성한다.Referring to FIG. 7, an oxide film formed at a low temperature of 200 to 300 ° C. is formed on a resultant on which the photoresist pattern 108 is formed. Subsequently, the oxide film formed at a low temperature is isotropically etched to form oxide spacers 110 on both sidewalls of the photoresist pattern 108.
도 8을 참조하면, 상기 포토레지스트 패턴(108)과 포토레지스트 패턴의 양측벽에 형성된 산화막 스페이서(110)를 식각마스크로 하부의 제1 도전막(107)과 터널산화막 형성을 위한 산화막(106)을 도면의 X축 방향으로 1차 식각하여 1차 플로팅 게이트(112)를 형성한다. 상기 1차 식각은 반응성 이온 식각(RIE: Reactive Ion Etching) 혹은 플라즈마 식각을 이용하는 것이 적합하며, 이때 식각가스의 종류와 압력, 식각온도 및 RF(radio frequency) Power 등을 조절하여 1차 플로팅 게이트(112)의 형태가 반도체 기판(100)에 대하여 90도 이하의 경사각도를 이루도록 한다. 본 발명의 바람직한 실시예에 의하면, 식각가스로 CF4가스를 45 sccm(standard cubic centimeter)로, CHF3가스를 10∼45sccm로, Ar 가스를 0∼30sccm의 범위로 사용하는 것이 적당하고, 사용압력은 100∼200 mTorr의 범위가 적당하다. 또한, 이때의 RF Power는 300∼500 Watt로 유지하여 식각의 경사각도가 75∼85도의 완만한 각도를 이루도록 형성하는 것이 바람직하다.Referring to FIG. 8, the photoresist pattern 108 and the oxide spacer 110 formed on both sidewalls of the photoresist pattern are etch masks to form a first conductive layer 107 and an oxide layer 106 for forming a tunnel oxide layer. Is first etched in the X-axis direction of the drawing to form the primary floating gate 112. The primary etching is preferably using reactive ion etching (RIE) or plasma etching, wherein the type of the etching gas and the pressure, etching temperature and RF (radio frequency) power are adjusted to adjust the primary floating gate ( The shape of 112 makes the inclination angle of 90 degrees or less with respect to the semiconductor substrate 100. According to a preferred embodiment of the present invention, it is appropriate to use CF 4 gas as an etching gas at 45 sccm (standard cubic centimeter), CHF 3 gas at 10 to 45 sccm, and Ar gas at 0 to 30 sccm. The pressure is suitably in the range of 100 to 200 mTorr. In this case, it is preferable that the RF power is maintained at 300 to 500 Watts so that the inclination angle of the etching forms a gentle angle of 75 to 85 degrees.
도 9를 참조하면, 상기 1차 플로팅 게이트(112)가 형성된 결과물에서 최상부에 있는 포토레지스트 패턴(108)을 황산(H2SO4)을 사용하여 제거한다. 그러면, 1차 플로팅 게이트(112)의 상부에는 포토레지스트 패턴(108)의 양측벽에 존재하던 2개의 산화막 스페이서(oxide spacer, 110)만이 남게 된다.Referring to FIG. 9, the photoresist pattern 108 on the top of the resultant product having the primary floating gate 112 is removed using sulfuric acid (H 2 SO 4 ). Then, only two oxide spacers 110 existing on both sidewalls of the photoresist pattern 108 remain on the first floating gate 112.
도 10을 참조하면, 상기 산화막 스페이서(110)를 식각마스크로 이용하여 하부의 제1 도전막(107)을 2차 식각하여 가운데 골(valley)을 갖는 최종 플로팅 게이트(114)를 형성한다. 여기서, 외벽이 90도 이하로 경사식각되고, 가운데 골을 갖는 최종 플로팅 게이트의 형태는 본 발명이 추구하는 목적을 달성하는 중요한 특징적 구조 중에 하나라고 할 수 있다.Referring to FIG. 10, the oxide layer spacer 110 is used as an etching mask to secondly etch the lower first conductive layer 107 to form a final floating gate 114 having a central valley. Here, the shape of the final floating gate having the outer wall slanted to 90 degrees or less and having a central valley is one of important characteristic structures for achieving the object of the present invention.
도 11을 참조하면, 상기 최종 플로팅 게이트(114)가 형성된 반도체 기판에 산화막과 질화막의 복합막(ONO: oxide-nitride-oxide layer)으로 구성된 층간절연막(116)을 적층한다. 이어서, 상기 층간절연막(116)의 상부에 제2 도전막을 형성한다. 마지막으로 상기 최종 플로팅 게이트(114), 층간절연막 및 컨트롤 게이트인 제2 도전막을 Y축 방향으로 동시에 식각(도시안됨)하여 불휘발성 메모리 소자를 형성한다. 여기서, 플로팅 게이트(114)의 식각은 X축 방향으로 이루어 졌지만, 컨트롤 게이트(118), 층간절연막(116), 플로팅 게이트(114)의 일괄적 식각은 Y축 방향으로 이루어지는 것에 유의해야 한다. 또한, 트랜치 소자분리에 의한 필드산화막과, 상술한 플로팅 게이트의 새로운 구조로 말미암아 컨트롤 게이트(118), 층간절연막(116), 플로팅 게이트(114)의 일괄적 식각시에 식각잔류물(etching residue)이 발생하는 것을 억제할 수 있으며, 이로 인하여 인접하는 플로팅 게이트와의 단락결함을 방지할 수 있다.Referring to FIG. 11, an interlayer insulating layer 116 including an oxide-nitride-oxide layer (ONO) is laminated on a semiconductor substrate on which the final floating gate 114 is formed. Subsequently, a second conductive film is formed on the interlayer insulating film 116. Finally, the final floating gate 114, the interlayer insulating layer, and the second conductive layer, which is the control gate, are simultaneously etched (not shown) in the Y-axis direction to form a nonvolatile memory device. Here, although the etching of the floating gate 114 is performed in the X-axis direction, it should be noted that the collective etching of the control gate 118, the interlayer insulating layer 116, and the floating gate 114 is performed in the Y-axis direction. In addition, the etching of the field oxide film due to the isolation of the trench element and the etching of the control gate 118, the interlayer insulating film 116, and the floating gate 114 at the same time due to the new structure of the above-described floating gate. This can be suppressed from occurring, thereby preventing short-circuit defects with adjacent floating gates.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above-described embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit to which the present invention belongs.
따라서, 상술한 본 발명에 따르면, 트랜치 소자분리에 의하여 두껍게 형성된 필드산화막과, 경사식각되고 가운데 골을 갖는 플로팅 게이트의 개선된 구조를 이용하여 컨트롤 게이트의 식각공정에서 식각잔류물의 발생을 억제함으로써 인접하는 플로팅 게이트간의 단락결함을 방지하고, 층간절연막의 단면적을 효율적으로 확대하여 터널산화막과 층간절연막의 커패시턴스 비인 커플링 비를 향상시킬 수 있다.Therefore, according to the present invention described above, by using the improved structure of the field oxide film thickly formed by the isolation of the trench element and the floating gate having an inclined and etched center valley, it is possible to suppress the occurrence of etch residue in the etching process of the control gate. The short-circuit defect between the floating gates can be prevented, and the cross-sectional area of the interlayer insulating film can be efficiently increased to improve the coupling ratio, which is the capacitance ratio between the tunnel oxide film and the interlayer insulating film.
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