KR19980070471A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 공정을 복잡하게 하지 않고, 퓨즈 배선 상의 층간 절연막의 나머지 막의 제어를 용이하게 함과 동시에, 퓨즈 절단 성공율의 향상을 도모하는 것을 목적으로 한다.It is an object of the present invention to facilitate control of the remaining film of the interlayer insulating film on the fuse wiring and to improve the fuse cutting success rate without complicating the process.
본 발명의 반도체 장치는, 반도체 기판 상에 형성된 하층 배선, 상기 하층 배선 상에 층간 절연막을 개재하여 적어도 상기 하층 배선의 일부와 중첩 영역을 갖도록 형성된 상층 금속 배선, 및 상기 중첩 영역에 상기 상층 금속 배선과 상기 하층 배선을 전기적으로 접속하도록 형성된 도체부로 구성된 퓨즈를 갖는 것을 특징으로 한다.The semiconductor device of the present invention is a lower wiring formed on a semiconductor substrate, an upper metal wiring formed to have an overlap region with at least a portion of the lower wiring through an interlayer insulating film on the lower wiring, and the upper metal wiring in the overlap region. And a fuse formed of a conductor portion formed to electrically connect the lower wiring.
Description
본 발명은 용장(冗長) 셀의 치환 등에 사용하는 퓨즈를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a fuse for use in replacing a redundant cell, and a manufacturing method thereof.
근래, 반도체 장치는 점점 고집적화의 일변도를 걷고 있고, 그에 따라 제조 수율은 일반적으로 저하하는 경향을 나타내고 있다. 그 때문에, 특히 최근의 반도체 기억 장치에서는 몇개의 용장 비트 셀을 여분으로 메모리 셀 어레이내에 포함시켜 두고, 이것에 의해 불량 비트 셀을 치환할 수 있게 하고 있다. 이것에 의해, 불량 비트 셀이 발생해도 그 칩을 불량하지 않게 하고, 효율의 저하를 방지하고 있다.In recent years, semiconductor devices are increasingly taking a step toward high integration, whereby manufacturing yields generally tend to decrease. Therefore, especially in the recent semiconductor memory device, some redundant bit cells are included in the memory cell array in excess, thereby making it possible to replace defective bit cells. This prevents the chip from failing even if a bad bit cell occurs, and prevents a decrease in efficiency.
이 불량 비트 셀과 용장 비트 셀과의 치환은 이하에 나타낸 바와 같이, 미리 형성해 둔 퓨즈 배선을 레이저 등으로 용단(溶斷)하여 회로의 연결을 바꿈으로써 행하도록 하고 있다.As shown below, the replacement of the defective bit cell and the redundant bit cell is performed by melting the previously formed fuse wiring with a laser or the like to change the circuit connection.
예를 들면, 도 8은 불량 메모리 셀을 용장하여 어떤 예비의 메모리 셀로 구제하는 용장 회로를 포함하는 회로도로, 참조 번호(801)는 전원 Vcc, 참조 번호(802)는 GND, 참조 번호(803, 809)는 용량, 참조 번호(804, 810)는 퓨즈, 참조 번호(805, 806, 807, 811, 812, 817)는 인버터 회로, 참조 번호(808a)는 용장 라인 선택 회로, 참조 번호(813)는 XOR 회로, 참조 번호(814a, 814b)는 어드레스 선택 회로, 참조 번호(819)는 용장 라인의 디코더인 NAND 회로, 참조 번호(816)는 정규 디코더를 디스에이블하는 신호, 참조 번호(818)는 용장 라인이다.For example, FIG. 8 is a circuit diagram including a redundant circuit for redistributing a defective memory cell to a spare memory cell, wherein reference numeral 801 denotes a power supply Vcc, reference numeral 802 denotes a GND, reference numeral 803, and the like. 809 is a capacitor, reference numerals 804, 810 are fuses, reference numerals 805, 806, 807, 811, 812, 817 are inverter circuits, reference numeral 808a is a redundant line selection circuit, and reference numeral 813 Denotes an XOR circuit, reference numerals 814a and 814b denote an address selection circuit, reference numeral 819 denotes a NAND circuit which is a decoder of redundant lines, reference numeral 816 denotes a signal for disabling a regular decoder, and reference numeral 818 denotes an Is a redundancy line.
다음에, 도 8의 용장 회로의 동작에 대해서 설명하면, 용장 회로를 사용하지 않는 통상 동작시에는 퓨즈 배선(804)이 GND(802)에 접속되어 있으므로, 인버터 회로(805)에 L 레벨이 입력되고, 인버터 회로(805)의 출력은 H 레벨이 되어, 다음 단의 인버터 회로(807)에 입력된다. 또한, 인버터 회로(806)에 의해 H 레벨의 신호가 래치된다.Next, the operation of the redundant circuit of FIG. 8 will be described. Since the fuse wiring 804 is connected to the GND 802 in the normal operation without using the redundant circuit, the L level is input to the inverter circuit 805. The output of the inverter circuit 805 becomes H level and is input to the inverter circuit 807 of the next stage. In addition, the signal of the H level is latched by the inverter circuit 806.
인버터 회로(807)의 출력 re 신호는 L 레벨이 되고, NAND 회로(815)의 출력(816)은 통상 H 레벨을 출력하고, 용장 라인(818)은 인버터 회로(817)에 의해 반전되어 통상 L 레벨이 되고, 용장 라인(818)은 비선택 상태가 되어 있다.The output re signal of the inverter circuit 807 becomes L level, the output 816 of the NAND circuit 815 normally outputs the H level, and the redundant line 818 is inverted by the inverter circuit 817 to normally L At the level, the redundant line 818 is in an unselected state.
한편, 용장 라인 사용시에는 용장 라인 선택 회로(808a) 중의 퓨즈 배선(804)을 절단함과 동시에, 불량 어드레스에 대응하는 어드레스 선택 회로(814a, 814b) 중의 퓨즈 배선(810)도 필요에 따라 절단한다.On the other hand, when the redundant line is used, the fuse wiring 804 in the redundant line selecting circuit 808a is cut, and the fuse wiring 810 in the address selecting circuits 814a and 814b corresponding to the defective address is also cut if necessary. .
이들에 의해, 용장 라인 선택 회로(808a) 중의 퓨즈 배선(804)이 절단되어 있기 때문에, 전원 Vcc(801)에 접속된 용량(803)에 의해 H 레벨의 신호가 인버터 회로(805)에 입력된다. 이 결과, re 신호는 H 레벨이 되고, 용장 라인(818)의 선택이 인에이블 상태가 된다.Since the fuse wiring 804 in the redundant line selection circuit 808a is cut | disconnected by these, the H level signal is input into the inverter circuit 805 by the capacitor | capacitance 803 connected to the power supply Vcc 801. FIG. . As a result, the re signal is at the H level, and the selection of the redundant line 818 is enabled.
이 때, 어드레스 선택 회로(814a, 814b) 중의 퓨즈 배선(810)의 정보와 외부로부터 입력되는 어드레스 신호(a0∼a1)의 정보가 동일하게 되면, ra0신호 ∼ ra1신호는 모두 H 레벨을 출력하게 된다. 이 결과, NAND 회로(815)의 출력(816)은 L 레벨이 되고, 정규 디코더를 디스에이블 상태로 한다. 그리고, 용장 라인(818)의 신호는 H 레벨이 되어 용장 라인이 선택되게 된다.At this time, when the information of the fuse wiring 810 in the address selection circuits 814a and 814b and the information of the address signals a 0 to a 1 input from the outside are the same, the ra 0 signals to the ra 1 signals are all H. Will print the level. As a result, the output 816 of the NAND circuit 815 is at the L level, and the normal decoder is disabled. Then, the signal of the redundant line 818 becomes H level so that the redundant line is selected.
도 9는 그 퓨즈 배선의 구성을 나타낸 설명도로, 소정의 소자나 그 위에 배치되는 배선층 등을 형성한 것외에 층간 절연막(901)이 형성되고, 이 위에 Al 등으로 이루어진 금속 배선(902)이 형성되어 있다. 이 금속 배선(902)이 퓨즈 배선이 된다.Fig. 9 is an explanatory diagram showing the configuration of the fuse wiring. In addition to forming a predetermined element, a wiring layer disposed thereon, an interlayer insulating film 901 is formed, and a metal wiring 902 made of Al or the like is formed thereon. It is. This metal wiring 902 becomes a fuse wiring.
또한, 그 금속 배선(902) 상에는 층간 절연막(903) 및 패시베이션막(904)이 형성되어 있다. 그리고, 패시베이션막(904)의 소정 위치에 층간 절연막(903) 도중까지 개구부(905)가 형성되어 있다. 개구부(905)는 표면으로부터 금속 배선(902)까지의 거리를 짧게 하기 위해 개구되어 있는 것이다.The interlayer insulating film 903 and the passivation film 904 are formed on the metal wiring 902. The opening 905 is formed at the predetermined position of the passivation film 904 until the interlayer insulating film 903 is formed. The opening 905 is opened to shorten the distance from the surface to the metal wiring 902.
다음에, 금속 배선(902)의 절단에 대하여 설명한다. 이 금속 배선(902)의 절단은 도 9b의 평면도에 나타낸 바와 같이, 개구부(905)의 금속 배선(902) 상의 소정의 레이저 조사 영역(906)에 2.5㎛각 정도의 개구 직경으로 한 레이저를 조사함으로써 행해진다. 이 레이저 조사는 펄스적으로 20 ∼ 100ms 동안 행해진다.Next, the cutting of the metal wiring 902 will be described. As shown in the plan view of FIG. 9B, the cutting of the metal wiring 902 is irradiated with a laser having an opening diameter of about 2.5 μm to a predetermined laser irradiation area 906 on the metal wiring 902 of the opening 905. By doing so. This laser irradiation is pulsed for 20 to 100 ms.
이 레이저 조사에 의해 금속 배선(902)은 도 9c에 나타낸 바와 같이, 금속 배선(902a)과 금속 배선(902b)으로 분단(용단)된다.By this laser irradiation, the metal wiring 902 is divided (molded) into the metal wiring 902a and the metal wiring 902b, as shown in FIG. 9C.
여기서, 레이저 조사된 금속 배선(902)은 조사 부위가 순간적으로 증발한다. 이 결과, 금속 배선(902)은 레이저 조사에 의해 용단되지만, 그 증발은 폭발적으로 일어나기 때문에, 그 하층의 층간 절연막(901)의 일부와 상층의 층간 절연막(903)을 없애 버려 구멍(907)이 형성된다.Here, the irradiated portion of the metal wire 902 irradiated with laser evaporates instantaneously. As a result, although the metal wiring 902 is melt | dissolved by laser irradiation, since the evaporation is explosive, the part of the lower interlayer insulation film 901 and the upper interlayer insulation film 903 are removed, and the hole 907 is removed. Is formed.
그런데, 종래에서는 상술한 바와 같이 퓨즈 배선으로서의 금속 배선(902)을 용단하도록 하고 있지만, 전기적으로 분리할 수 없는 경우가 많다라는 문제가 있었다.By the way, although the metal wire 902 as a fuse wiring is blown off conventionally as mentioned above, there existed a problem that it could not be electrically disconnected in many cases.
즉, 레이저 조사에 의해 금속 배선(902)이 용단되지만, 이 때 증발한 금속 재료가 구멍(907) 측벽에 다시 증착되어, 금속막(908)을 형성하기 때문이다.That is, the metal wiring 902 is melted by laser irradiation, but the evaporated metal material is deposited again on the sidewall of the hole 907 to form the metal film 908.
이 금속막(908)은 도 9c, 9d에 나타낸 바와 같이, 구멍(907)의 측벽 전역에 형성되기 때문에, 용단된 금속 배선(902a)과 금속 배선(902b)은 그 금속막(908)에 의해 전기적으로 접속된 상태가 되어 있다.9C and 9D, the metal film 908 is formed all over the sidewalls of the holes 907, so that the fused metal wiring 902a and the metal wiring 902b are formed by the metal film 908. It is in the state connected electrically.
여기서, 퓨즈 배선으로서 폴리실리콘으로 이루어진 배선을 사용하는 기술도 있다(예를 들면, 일본국 특개평6-53323호 공보). 폴리실리콘은 레이저 조사에 의해 용이하게 절단하기 쉽고, 또한 재증착하기 어렵기 때문에, 상술한 바와 같은 문제가 발생하기 어렵다.Here, there also exists a technique of using the wiring which consists of polysilicon as a fuse wiring (for example, Unexamined-Japanese-Patent No. 6-53323). Since polysilicon is easy to cut | disconnect easily by laser irradiation, and it is hard to re-deposit, the problem as mentioned above hardly arises.
그러나, 폴리실리콘은 그 형성을 위해 고온 환경이 필요하므로, 금속을 사용한 배선이 하층에 형성되어 있는 상태에서는 이 금속 배선이 녹아 버리기 때문에, 폴리실리콘 배선을 형성할 수 없다. 이 때문에, 폴리실리콘을 퓨즈 배선에 사용할 경우, 최하층에 배치할 필요가 있다.However, since polysilicon requires a high temperature environment for its formation, since the metal wiring melts in the state where the wiring using the metal is formed in the lower layer, the polysilicon wiring cannot be formed. For this reason, when polysilicon is used for fuse wiring, it is necessary to arrange | position it in the lowest layer.
즉, 폴리실리콘을 퓨즈 배선에 사용할 경우, 그 위에 많은 배선층 및 층간 절연막이 형성되게 된다. 그리고, 이 퓨즈 배선을 절단하도록 하면, 깊은 개구부를 형성할 필요가 있다. 이 때문에, 폴리실리콘을 퓨즈 배선에 사용하도록 하면, 공정을 복잡하게 하고, 또한 퓨즈 배선 상의 층간 절연막의 나머지 막의 제어성이 악화됨으로써, 퓨즈 절단 성공율이 매우 악화되어 버린다.That is, when polysilicon is used for fuse wiring, many wiring layers and interlayer insulating films are formed thereon. And if this fuse wiring is cut | disconnected, it is necessary to form a deep opening part. For this reason, when polysilicon is used for the fuse wiring, the process is complicated and the controllability of the remaining films of the interlayer insulating film on the fuse wiring is deteriorated, whereby the fuse cutting success rate is very deteriorated.
본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 공정을 복잡하게 하지 않고, 퓨즈 배선 상의 층간 절연막의 나머지 막의 제어를 용이하게 함과 동시에, 퓨즈 절단 성공율의 향상을 도모하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to facilitate the control of the remaining film of the interlayer insulating film on the fuse wiring while improving the fuse cutting success rate without complicating the process.
본 발명의 반도체 장치는 반도체 기판 상에 형성된 하층 배선, 그 하층 배선 상에 층간 절연막을 개재하여 하층 배선의 일부와 중첩 영역을 갖도록 형성된 상층 금속 배선, 및 중첩 영역에 상층 금속 배선과 하층 배선을 전기적으로 접속하도록 형성된 도체부로 구성된 퓨즈를 구비하도록 하였다.In the semiconductor device of the present invention, a lower wiring formed on a semiconductor substrate, an upper metal wiring formed to have an overlapping region with a part of the lower wiring via an interlayer insulating film on the lower wiring, and the upper metal wiring and the lower wiring are electrically connected to the overlapping region. It is to be provided with a fuse composed of a conductor portion formed to be connected by.
이상에 나타낸 구성에서는 상층 금속 배선의 도체부 상의 부분을 제거함으로써, 상층 금속 배선과 하층 배선이 전기적으로 분리된다.In the structure shown above, the upper metal wiring and the lower wiring are electrically separated by removing the portion on the conductor portion of the upper metal wiring.
또한, 본 발명의 반도체 장치의 제조 방법에서는 반도체 기판 상에 형성된 하층 배선, 그 하층 배선 상에 층간 절연막을 개재하여 하층 배선의 일부와 중첩 영역을 갖도록 형성된 상층 금속 배선, 및 중첩 영역에 상층 금속 배선과 하층 배선을 전기적으로 접속하도록 형성된 도체부로 구성된 퓨즈를 갖는 반도체 장치의 제조 방법에 있어서, 상층 금속 배선과 도체부의 접속부를 절단함으로써 퓨즈의 절단을 행하도록 하였다.In the method for manufacturing a semiconductor device of the present invention, the lower layer wiring formed on the semiconductor substrate, the upper layer metal wiring formed to have an overlap region with a part of the lower layer wiring via the interlayer insulating film on the lower layer wiring, and the upper layer metal wiring in the overlap region. In the method of manufacturing a semiconductor device having a fuse composed of a conductor portion formed so as to electrically connect the lower wiring, the fuse is cut by cutting the connection portion of the upper metal wiring and the conductor portion.
이상에 나타낸 제조 방법에 의해, 상층 금속 배선과 하층 배선이 전기적으로 분리된다.By the manufacturing method shown above, upper metal wiring and lower wiring are electrically isolate | separated.
도 1은 본 발명의 제1 실시 형태에서의 반도체 장치의 일부 구성을 나타낸 단면도.1 is a cross-sectional view showing a part of a semiconductor device of a first embodiment of the present invention.
도 2는 본 발명의 제2 실시 형태에서의 반도체 장치의 일부 구성을 나타낸 단면도.FIG. 2 is a cross-sectional view showing a part of a semiconductor device of a second embodiment of the present invention. FIG.
도 3은 본 발명의 제3 실시 형태에서의 반도체 장치의 일부 구성을 나타낸 평면도 및 단면도.3 is a plan view and a cross-sectional view showing a part of a configuration of a semiconductor device according to a third embodiment of the present invention.
도 4는 본 발명의 제4 실시 형태에서의 반도체 장치의 일부 구성을 나타낸 평면도 및 단면도.4 is a plan view and a sectional view showing a part of a configuration of a semiconductor device according to a fourth embodiment of the present invention.
도 5는 본 발명의 제4 실시 형태와 비교를 하기 위한 반도체 장치의 일부 구성을 나타낸 평면도 및 단면도.Fig. 5 is a plan view and a sectional view showing a part of a configuration of a semiconductor device for comparison with a fourth embodiment of the present invention.
도 6은 본 발명의 제5 실시 형태에서의 반도체 장치의 일부 구성을 나타낸 단면도.6 is a cross-sectional view showing a part of a semiconductor device of a fifth embodiment of the present invention.
도 7은 본 발명의 제5 실시 형태에서의 반도체 장치의 다른 예에서의 일부 구성을 나타낸 단면도.7 is a cross-sectional view showing a part of a configuration of another example of a semiconductor device of a fifth embodiment of the present invention.
도 8은 불량 메모리 셀을 용장(冗長)하고 있는 예비 메모리 셀로 구제하는 용장 회로를 포함하는 회로도.FIG. 8 is a circuit diagram including a redundant circuit that rescues a defective memory cell into a spare memory cell.
도 9는 종래의 퓨즈 배선의 구성을 나타낸 설명도.9 is an explanatory diagram showing a configuration of a conventional fuse wiring;
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
101, 103, 106 : 층간 절연막101, 103, 106: interlayer insulating film
102 : 하층 배선102: lower layer wiring
104 : 플러그104: plug
105 : 상층 금속 배선105: upper layer metal wiring
107 : 패시베이션막107: passivation film
108 : 개구부108: opening
109 : 구멍109: hole
110 : 금속막110: metal film
(발명의 실시 형태)(Embodiment of the Invention)
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described with reference to drawings.
제1 실시 형태First embodiment
우선, 본 발명의 제1 실시 형태에 대하여 설명한다. 도 1은 제1 실시 형태에서의 반도체 장치의 일부 구성을 나타낸 단면도로, 이 실시 형태에서는 우선 기판 상에 소정의 소자나 그 위에 배치되는 배선층 등을 형성한 다음에 층간 절연막(101)을 배치하고, 이 위에 Al 등으로 이루어진 하층 배선(102)을 형성하였다. 또한, 이 실시 형태에서는 하층 배선(102) 상의 층간 절연막(103)에 형성된 컨택트홀 내에 충전된 플러그(104)에 단부가 접속되도록, 층간 절연막(103) 상에 Al 등으로 이루어진 상층 금속 배선(105)을 형성하도록 하였다. 또한, 플러그(104)는 텅스텐 등의 고융점 금속으로 구성되어 있다.First, the first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view showing a part of the configuration of a semiconductor device according to the first embodiment. In this embodiment, a predetermined element or a wiring layer disposed thereon is first formed on a substrate, and then the interlayer insulating film 101 is disposed. The lower wiring 102 made of Al or the like was formed thereon. In this embodiment, the upper metal wiring 105 made of Al or the like on the interlayer insulating film 103 such that an end thereof is connected to the plug 104 filled in the contact hole formed in the interlayer insulating film 103 on the lower layer wiring 102. ) Was formed. The plug 104 is made of a high melting point metal such as tungsten.
그리고, 그 상층 금속 배선(105) 상에는 층간 절연막(106) 및 패시베이션막(107)이 형성되고, 그리고 패시베이션막(107)의 소정 위치에 층간 절연막(106)이 수백nm의 두께가 되도록 개구부(108)가 형성된 상태로 되어 있다. 이 개구부(108)는 표면으로부터 상층 금속 배선(105)까지의 거리를 짧게 하고, 퓨즈 절단을 용이하게 하기 위해 개구된 것으로, 레이저 조사에 의해 상층 금속 배선(105)이 소정 형상으로 가공될 수 있는 경우, 개구부는 형성하지 않아도 된다.The interlayer insulating film 106 and the passivation film 107 are formed on the upper metal wiring 105, and the opening 108 is formed so that the interlayer insulating film 106 has a thickness of several hundred nm at a predetermined position of the passivation film 107. ) Is formed. The opening 108 is opened to shorten the distance from the surface to the upper metal wiring 105 and to facilitate fuse cutting. The upper metal wiring 105 can be processed into a predetermined shape by laser irradiation. In this case, the openings do not have to be formed.
이상 나타낸 바와 같이, 이 실시 형태에서는 하층 배선(102)과 플러그(104)와 상층 금속 배선(105)으로 퓨즈 배선을 구성하도록 하였다.As described above, in this embodiment, the fuse wiring is constituted by the lower wiring 102, the plug 104, and the upper metal wiring 105.
이하에, 이 퓨즈 배선의 절단에 대하여 설명한다.Below, the cutting of this fuse wiring is demonstrated.
이 실시 형태에서의 퓨즈 배선의 절단은 도 1b의 단면도에 나타낸 바와 같이, 개구부(108)의 상층 금속 배선(105) 단부 상의 소정 영역에 2.5㎛각 정도의 개구 직경으로 한 레이저를 조사함으로써 행해진다. 이 레이저 조사는 펄스적으로 20 ∼ 100ms 동안 행해진다.The cutting of the fuse wiring in this embodiment is performed by irradiating a laser having an opening diameter of about 2.5 占 퐉 to a predetermined region on the upper end of the upper metal wiring 105 of the opening 108, as shown in the cross-sectional view of FIG. 1B. . This laser irradiation is pulsed for 20 to 100 ms.
이 레이저 조사에 의해, 상층 금속 배선(105)은 도 1b에 나타낸 바와 같이, 플러그(104) 상의 부분이 삭감된다. 여기서, 레이저 조사된 상층 금속 배선(105)은 조사 부위가 순간적으로 증발된다. 이 결과, 상층 금속 배선(105)은 레이저 조사에 의해 단부가 증발되지 않게 되지만, 그 증발이 폭발적으로 일어나기 때문에, 그 상층의 층간 절연막(106)이 없어져 구멍(109)이 형성된다.By this laser irradiation, the part on the plug 104 of the upper metal wiring 105 is reduced, as shown in FIG. 1B. Here, the irradiated portion of the upper layer metal wiring 105 irradiated with laser is evaporated instantaneously. As a result, the upper end metal wiring 105 does not evaporate at the end portion by laser irradiation. However, since the evaporation occurs explosively, the interlayer insulating film 106 of the upper layer disappears and a hole 109 is formed.
이 때, 종래와 마찬가지로, 구멍(109)의 측벽에는 상층 금속 배선(105)의 단부로부터 증발된 금속 재료의 일부가 재증착되어, 금속막(110)이 형성된다. 그리고, 금속막(110)은 도 1c의 평면도에 나타낸 바와 같이, 구멍(109)의 측벽에 형성된다.At this time, as in the prior art, a part of the metal material evaporated from the end of the upper metal wiring 105 is redeposited on the sidewall of the hole 109 to form the metal film 110. The metal film 110 is formed on the sidewall of the hole 109 as shown in the plan view of FIG. 1C.
그러나, 여기서 그 금속막(110)은 구멍(109)의 저면에는 형성되지 않는다. 이 때문에, 금속막(110)은 상층 금속 배선(105)과 접촉하고 있지만, 플러그(104)와는 접촉하지 않는다.However, the metal film 110 is not formed at the bottom of the hole 109 here. For this reason, the metal film 110 is in contact with the upper metal wiring 105, but not in contact with the plug 104.
즉, 제1 실시 형태에 의하면, 레이저 조사로 플러그(104) 상의 상층 금속 배선(105)의 단부를 제거함으로써, 상층 금속 배선(105)과 하층 배선(102)과의 전기적 접속을 차단할 수 있다.That is, according to the first embodiment, the electrical connection between the upper metal wiring 105 and the lower wiring 102 can be interrupted by removing the end of the upper metal wiring 105 on the plug 104 by laser irradiation.
제2 실시 형태2nd embodiment
다음에, 본 발명의 제2 실시 형태에 대하여 설명한다. 도 2는 제2 실시 형태에서의 반도체 장치의 일부 구성을 나타낸 단면도로, 이 실시 형태에서는 우선 기판 상에 소정의 소자나 그 위에 배치되는 배선층 등을 형성한 다음에 층간 절연막(201)을 배치하고, 이 위에 Al 등으로 이루어진 하층 배선(202)을 형성하였다. 또한, 하층 배선(202) 상의 층간 절연막(203)에 형성된 컨택트홀 내에 충전된 플러그(204)에 단부가 접속되도록, 층간 절연막(203) 상에 중간 배선(205)을 형성하도록 하였다.Next, a second embodiment of the present invention will be described. FIG. 2 is a cross-sectional view showing a part of the configuration of the semiconductor device according to the second embodiment. In this embodiment, first, a predetermined element or a wiring layer disposed thereon is formed on a substrate, and then the interlayer insulating film 201 is disposed. The lower wiring 202 made of Al or the like was formed thereon. In addition, the intermediate wiring 205 is formed on the interlayer insulating film 203 so that the end thereof is connected to the plug 204 filled in the contact hole formed in the interlayer insulating film 203 on the lower layer wiring 202.
또한, 그 중간 배선(205) 상의 층간 절연막(206)에 형성된 컨택트홀 내에 충전된 플러그(207)에 단부가 접속되도록, 층간 절연막(206) 상에 상층 금속 배선(208)을 형성하도록 하였다.Further, the upper metal wiring 208 was formed on the interlayer insulating film 206 so that the end thereof was connected to the plug 207 filled in the contact hole formed in the interlayer insulating film 206 on the intermediate wiring 205.
또한, 그 상층 금속 배선(208) 상에는 층간 절연막(209) 및 패시베이션막(210)이 형성되고, 그리고 패시베이션막(210)의 소정 위치에 층간 절연막(209) 도중까지 개구부(211)가 형성된 상태로 되어 있다. 이 개구부(211)는 표면으로부터 상층 금속 배선(208)까지의 거리를 짧게 하기 위해 개구된 것으로, 층간 절연막(209) 및 패시베이션 막(210)이 얇으면 형성하지 않아도 된다.The interlayer insulating film 209 and the passivation film 210 are formed on the upper metal wiring 208, and the opening 211 is formed in the predetermined position of the passivation film 210 until the middle of the interlayer insulating film 209. It is. The openings 211 are opened to shorten the distance from the surface to the upper metal wiring 208, and do not need to be formed if the interlayer insulating film 209 and the passivation film 210 are thin.
이상 나타낸 바와 같이, 제2 실시 형태에서는 하층 배선(202)과 플러그(204)와 중간 배선(205)과 플러그(207)와 상층 금속 배선(208)으로 퓨즈 배선을 구성하도록 하였다.As described above, in the second embodiment, the fuse wiring is configured by the lower wiring 202, the plug 204, the intermediate wiring 205, the plug 207, and the upper metal wiring 208.
이하, 이 퓨즈 배선의 절단에 대하여 설명한다.Hereinafter, the cutting of this fuse wiring is demonstrated.
우선, 이 실시 형태에서는 개구부(211)의 상층 금속 배선(208) 단부 상의 소정 영역에 2.5㎛각 정도의 개구 직경으로 한 레이저를 조사한다. 이 레이저 조사는 펄스적으로 20 ∼ 100ms 동안 행해진다.First, in this embodiment, a laser having an aperture diameter of about 2.5 μm is irradiated to a predetermined region on the upper end portion of the upper metal wiring 208 of the opening 211. This laser irradiation is pulsed for 20 to 100 ms.
이 때, 조사하는 레이저의 출력이 클 경우, 상층 금속 배선(208) 단부만 아니라, 그 아래의 중간 배선(205)까지 레이저가 조사되게 되고, 그들 양쪽의 레이저 조사 부분이 삭감되게 된다. 그리고, 이 때 레이저 조사된 부분이 순간적으로 증발되어, 그것이 폭발적으로 일어나기 때문에 도 2b에 나타낸 바와 같이 구멍(212)이 형성되게 된다.At this time, when the output of the laser to be irradiated is large, the laser is irradiated not only to the upper end of the upper metal wiring 208 but also to the intermediate wiring 205 below, and the laser irradiation portions of both of them are reduced. At this time, the portion irradiated with the laser evaporates instantaneously, and because it is explosive, a hole 212 is formed as shown in Fig. 2B.
이 구멍(212)은 층간 절연막(203)의 일부까지 도달하여, 그 측벽에는 재증착된 금속막(213)이 형성된다.The hole 212 reaches up to a part of the interlayer insulating film 203, and the red metal film 213 is formed on the sidewall thereof.
그러나, 재증착되는 금속막(213)은 구멍(212) 저부에는 형성되지 않기 때문에, 금속막(213)과 플러그(204)가 접촉되지는 않는다.However, since the metal film 213 to be redeposited is not formed at the bottom of the hole 212, the metal film 213 and the plug 204 do not come into contact with each other.
즉, 이 실시 형태(도 2)와 같이 퓨즈 배선을 구성하면, 예를 들면 조사하는 레이저의 출력이 크더라도, 그것이 하층 배선(202)에 도달하지 않으면, 퓨즈 절단 처리 후에 상층 금속 배선(208)과 하층 배선(202)이 접속되지는 않는다.That is, if the fuse wiring is constituted as in this embodiment (FIG. 2), even if the output of the laser to be irradiated is large, for example, if it does not reach the lower wiring 202, the upper metal wiring 208 after the fuse cutting process. The lower wiring 202 is not connected.
따라서, 제2 실시 형태에 의하면, 퓨즈 절단을 위한 레이저 조사는 적어도 상층 금속 배선(208)의 단부를 제거할 수 있지만, 하층 배선(202)까지 이르지 않는 범위로 되어 있으면 되고, 그 출력 설정의 범위가 크게 되어 있다.Therefore, according to the second embodiment, the laser irradiation for cutting the fuse can remove at least the end portion of the upper metal wiring 208, but it should be within the range not reaching the lower wiring 202, and the range of the output setting. Is large.
제3 실시 형태Third embodiment
다음에, 본 발명의 제3 실시 형태에 대하여 도 3을 참조하여 설명한다. 도 3은 제3 실시 형태에서의 반도체 장치의 일부 구성을 나타낸 평면도 및 단면도로, 이 실시 형태에서는 우선 기판 상에 소정의 소자나 그 위에 배치되는 배선층 등을 형성한 다음에 층간 절연막(301)을 배치하여, 이 위에 Al 등으로 이루어진 하층 배선(302)을 형성하였다.Next, a third embodiment of the present invention will be described with reference to FIG. 3. 3 is a plan view and a sectional view showing a part of the configuration of the semiconductor device according to the third embodiment. In this embodiment, first, a predetermined element or a wiring layer disposed thereon is formed on a substrate, and then the interlayer insulating film 301 is formed. It arrange | positioned and formed the lower wiring 302 which consists of Al etc. on this.
또한, 이 실시 형태에서는 하층 배선(302) 상의 층간 절연막(303)에 형성된 콘택트홀 내에 충전된 플러그(304)에 단부가 접속되도록, 층간 절연막(303) 상에 Al 등으로 이루어진 상층 금속 배선(305)을 형성하도록 함과 동시에, 조립용 패드(311)를 형성하도록 하였다. 여기서, 상층 금속 배선(305)은 도 3b의 평면도에 나타낸 바와 같이, 예를 들면 3개의 하층 배선에 접속되도록 넓은 면적으로 형성되도록 하였다. 또한, 플러그(304)는 텅스텐 등의 고융점 금속으로 구성되어 있다.In this embodiment, the upper metal wiring 305 made of Al or the like on the interlayer insulating film 303 so that the end portion is connected to the plug 304 filled in the contact hole formed in the interlayer insulating film 303 on the lower layer wiring 302. ) And at the same time to form the assembly pad (311). Here, the upper metal wiring 305 is formed to have a large area so as to be connected to three lower wirings, for example, as shown in the plan view of FIG. 3B. The plug 304 is made of a high melting point metal such as tungsten.
다음에, 상층 금속 배선(305) 및 조립용 패드(311) 상에 층간 절연막(306) 및 패시베이션막(307)을 형성한다. 다음에, 상층 금속 배선(305) 및 조립용 패드(311)의 내측 영역에 있는 층간 절연막(306) 및 패시베이션막(307)을 에칭 제거함으로써, 개구부(308) 및 개구부(312)를 형성하여, 상층 금속 배선(305) 및 조립용 패드(311)의 표면을 노출시켰다.Next, the interlayer insulating film 306 and the passivation film 307 are formed on the upper metal wiring 305 and the assembly pad 311. Next, the openings 308 and the openings 312 are formed by etching away the interlayer insulating film 306 and the passivation film 307 in the inner regions of the upper metal wiring 305 and the pad 311 for assembly. The surfaces of the upper metal wiring 305 and the assembly pad 311 were exposed.
상술한 바와 같이, 이 실시 형태에서는 예를 들면 3개의 하층 배선(302)과 플러그(304)에, 넓은 면적으로 형성한 상층 금속 배선(305)를 접속하여 퓨즈 배선을 구성하도록 하였다. 그리고, 상층 금속 배선(305) 상부가 노출되도록 하였다.As described above, in this embodiment, for example, three lower layer wirings 302 and a plug 304 are connected to an upper metal wiring 305 formed in a large area to form a fuse wiring. Then, the upper portion of the upper metal wiring 305 is exposed.
이하에, 이 퓨즈 배선의 절단에 대하여 설명한다.Below, the cutting of this fuse wiring is demonstrated.
이 실시 형태에서는 도 3c의 단면도에 나타낸 바와 같이, 개구부(308)에 노출되어 있는 상층 금속 배선(305)의 소정 영역에, 예를 들면 2.5㎛각 정도의 개구 직경으로 한 레이저를 조사함으로써 행한다. 이 레이저 조사는 펄스적으로 20 ∼ 100ms 동안 행해진다.In this embodiment, as shown in the cross-sectional view of FIG. 3C, a predetermined area of the upper metal wiring 305 exposed to the opening 308 is irradiated with a laser having an opening diameter of about 2.5 μm, for example. This laser irradiation is pulsed for 20 to 100 ms.
이 레이저 조사에 의해, 상층 금속 배선(305)은 도 3c에 나타낸 바와 같이, 플러그(304) 상의 부분이 삭감된다. 여기서, 레이저 조사된 상층 금속 배선(305)은 레이저의 조사 영역이 순간적으로 증발된다. 이 결과, 상층 금속 배선(305)은 레이저 조사된 영역이 폭발하여 없어지고, 구멍(309)이 형성된다. 그리고, 이 실시 형태에서는 상층 금속 배선(305)이 노출된 상태로 레이저를 조사하고 있으므로, 상층 금속 배선(305)의 소망하는 영역을 용이하게 폭발시켜 제거할 수 있다.By this laser irradiation, the part on the plug 304 of the upper metal wiring 305 is reduced as shown in FIG. 3C. Here, the laser irradiation upper layer metal wiring 305 is instantaneously evaporated the laser irradiation area. As a result, the area | region irradiated with a laser explodes in the upper metal wiring 305, and the hole 309 is formed. In this embodiment, since the laser is irradiated with the upper metal wiring 305 exposed, the desired area of the upper metal wiring 305 can be easily exploded and removed.
이 때, 제1 실시 형태와 마찬가지로, 구멍(309) 측벽에는 상층 금속 배선(305)으로부터 증발된 금속 재료의 일부가 재증착되어, 금속막(310)이 형성된다. 그리고, 이 금속막(310)은 도 3d의 평면도에 나타낸 바와 같이, 구멍(309) 측벽에 형성된다.At this time, similarly to the first embodiment, a part of the metal material evaporated from the upper metal wiring 305 is redeposited on the sidewall of the hole 309 to form the metal film 310. The metal film 310 is formed on the sidewall of the hole 309 as shown in the plan view of FIG. 3D.
그러나, 여기서 그 금속막(310)은 구멍(309) 저면에는 형성되지 않는다. 이 때문에, 금속막(310)은 상층 금속 배선(305)과 접촉하고 있지만, 플러그(304)와는 접촉하고 있지 않다. 즉, 이 실시 형태에 의하면, 레이저 조사로 플러그(304) 상의 영역의 상층 금속 배선(305)을 제거함으로써, 상층 금속 배선(305)과 하층 배선(302)과의 전기적 접속을 단절할 수 있다.However, the metal film 310 is not formed at the bottom of the hole 309 here. For this reason, although the metal film 310 is in contact with the upper metal wiring 305, it is not in contact with the plug 304. That is, according to this embodiment, the electrical connection between the upper layer metal wiring 305 and the lower layer wiring 302 can be disconnected by removing the upper metal wiring 305 of the area | region on the plug 304 by laser irradiation.
또한, 이 실시 형태에서는 상층 금속 배선(305)을 넓은 면적으로 형성하도록 했기 때문에, 조립용 패드(311) 상의 개구부(312)의 형성과 동시에 개구부(308)를 형성할 수 있으므로, 상층 금속 배선(305)의 소망 영역을 노출시키기 위해 새로운 프로세스를 추가할 필요가 없어, 공정의 증가를 초래하지 않는다.In addition, in this embodiment, since the upper metal wiring 305 is formed in a large area, since the opening 308 can be formed simultaneously with the formation of the opening 312 on the assembly pad 311, the upper metal wiring ( There is no need to add a new process to expose the desired area of 305, resulting in no increase in process.
제4 실시 형태Fourth embodiment
다음에, 본 발명의 제4 실시 형태에 대하여 도 4를 참조하여 설명한다. 도 4는 제4 실시 형태에서의 반도체 장치의 일부 구성을 나타낸 평면도와 단면도이다.Next, a fourth embodiment of the present invention will be described with reference to FIG. 4 is a plan view and a sectional view showing a part of a configuration of a semiconductor device according to a fourth embodiment.
이 실시 형태에서는 특히 퓨즈 배선이 좁은 간격으로 병렬로 복수 배치되어 있는 경우를 예로서 나타낸다.In this embodiment, the case where especially a plurality of fuse wirings are arranged in parallel at a narrow interval is shown as an example.
즉, 도 4에 나타낸 바와 같이, 우선 기판 상에 소정의 소자나 그 위에 배치되는 배선층 등을 형성한 다음에 층간 절연막(401)을 배치하여, 이 위에 Al 등으로 이루어진 하층 배선(402)을 형성한다. 또한, 하층 배선(402) 상에 층간 절연막(403)을 개재하여, 플러그(404)에 접속되는 상층 금속 배선(405)을 형성한다. 또한, 상층 금속 배선(405) 상에는 층간 절연막(406) 및 패시베이션막(407)이 형성되고, 그리고 패시베이션막(407)의 소정 위치에 층간 절연막(406)이 수백 nm의 두께가 되도록 개구부(408)가 형성된 상태로 되어 있다.That is, as shown in FIG. 4, first, a predetermined element or a wiring layer disposed thereon is formed on a substrate, and then an interlayer insulating film 401 is disposed, and a lower wiring 402 made of Al or the like is formed thereon. do. The upper metal wiring 405 connected to the plug 404 is formed on the lower wiring 402 via the interlayer insulating film 403. The interlayer insulating film 406 and the passivation film 407 are formed on the upper metal wiring 405, and the opening 408 is formed so that the interlayer insulating film 406 is several hundred nm thick at a predetermined position of the passivation film 407. Has been formed.
그리고, 이 실시 형태에서는 하층 배선(402)-플러그(404)-상층 금속 배선(405)의 퓨즈 배선의 이웃하는 조에 있어서, 상층 금속 배선(405)의 플러그(404)로부터의 연장 방향이 각각 다르고, 또한 상층 금속 배선(405)끼리가 이웃한 상태가 되지 않도록 하였다. 이 결과, 플러그(404)끼리의 거리가 도 4b에 나타낸 바와 같이, 퓨즈 배선 간격보다도 넓게 떨어지게 된다.In this embodiment, in the adjacent pair of fuse wirings of the lower wiring 402, the plug 404, and the upper metal wiring 405, the extending direction from the plug 404 of the upper metal wiring 405 is different. In addition, the upper metal wirings 405 are not to be adjacent to each other. As a result, the distance between the plugs 404 is wider than that between the fuse wirings as shown in FIG. 4B.
그리고, 그 이웃하는 퓨즈 배선 사이에서 퓨즈 절단된 경우에 형성되는 구멍(409)끼리가 중첩되지 않도록 플러그(404)끼리의 거리를 두도록 하였다.Then, the distance between the plugs 404 is set so that the holes 409 formed when the fuse is cut between the adjacent fuse wirings do not overlap.
이 결과, 제4 실시 형태에 의하면, 1조의 퓨즈 배선의 절단에 의해 형성된 구멍(409)이 이웃하는 퓨즈 배선의 상층 금속 배선(405) 및 플러그(404)에 영향을 미치지 않는다.As a result, according to the fourth embodiment, the hole 409 formed by cutting one set of fuse wires does not affect the upper metal wiring 405 and the plug 404 of the neighboring fuse wires.
이상의 것에 반해, 도 5에 나타낸 바와 같이 이웃하는 상층 금속 배선(405)이 동일 방향으로 연장되는 상태로 하면, 플러그(404)와 이웃하는 퓨즈 배선의 상층 금속 배선(405)과의 거리가 가깝게 되어, 도 5c, 5d에 나타낸 바와 같이 퓨즈 절단에 있어서 이웃하는 퓨즈 배선 영역에 영향을 주게 된다.On the other hand, as shown in FIG. 5, when the adjacent upper metal wiring 405 is extended in the same direction, the distance of the plug 404 and the upper metal wiring 405 of the adjacent fuse wiring will become close. As shown in Figs. 5C and 5D, the fuse cutting affects the neighboring fuse wiring region.
예를 들면, 배선폭이 1㎛로 상층 금속 배선(405)이 형성되고, 그 위의 층간 절연막(406)의 막 두께가 1㎛인 경우, 레이저 조사에 의해 퓨즈 절단을 행하면, 구멍(409)의 크기는 그 직경이 6㎛ 정도가 된다. 따라서, 도 5에 나타낸 바와 같이 플러그(404) 및 상층 금속 배선(405)이 배치된 상태에서는 상층 금속 배선(405)끼리의 사이를 6㎛보다 멀게 떨어져 있지 않으면, 퓨즈 절단에 의해 형성된 구멍(409)에 의해 이웃하는 퓨즈 배선의 상층 금속 배선(405)이 영향을 받게 된다.For example, when the upper metal wiring 405 is formed with a wiring width of 1 μm and the film thickness of the interlayer insulating film 406 thereon is 1 μm, when the fuse is cut by laser irradiation, the hole 409 is formed. Has a diameter of about 6 μm. Therefore, in the state where the plug 404 and the upper metal wiring 405 are arranged as shown in FIG. 5, the hole 409 formed by fuse cutting unless the upper metal wiring 405 is separated from each other by more than 6 μm. ), The upper metal wiring 405 of the neighboring fuse wiring is affected.
그들에 반해, 도 4에 나타낸 바와 같이, 우선 이웃하는 퓨즈 배선의 상층 금속 배선(405)끼리가 이웃하여 존재하지 않고 다른 방향으로 연장하도록 한다. 그리고, 각각의 플러그(404)끼리의 사이를 상술한 바와 같이 소정 거리 이상 떨어지도록 하면, 배선 사이가 3㎛ 정도까지 좁게 되어도, 퓨즈 절단에 의해 이웃하는 퓨즈 배선에 영향을 주는 것을 억제할 수 있다.On the other hand, as shown in FIG. 4, first, upper metal wirings 405 of neighboring fuse wirings do not exist next to each other and extend in different directions. If the distance between the plugs 404 is set to be greater than or equal to the predetermined distance as described above, even if the wirings are narrowed to about 3 占 퐉, it is possible to suppress the influence on the neighboring fuse wirings by cutting the fuses. .
따라서, 제4 실시 형태에 의하면, 퓨즈 배선이 형성되는 영역을 보다 축소시킬 수 있다.Therefore, according to 4th Embodiment, the area | region in which fuse wiring is formed can be further reduced.
제5 실시 형태Fifth Embodiment
다음에, 본 발명의 제5 실시 형태에 대하여 설명한다. 도 6은 제5 실시 형태에서의 반도체 장치의 일부 구성을 나타낸 단면도로, 이 실시 형태에서는 우선 기판 상에 소정의 소자나 그 위에 배치되는 배선층 등을 형성한 다음에 층간 절연막을 배치하여, 이 위에 Al 등으로 이루어진 하층 배선(502a) 및 하층 배선(502b)을 형성하였다. 또한, 하층 배선(502a, 502b) 상에 층간 절연막(503)이 형성되어 있다. 그리고, 층간 절연막(503)의 하층 배선(502a) 및 하층 배선(502b) 단부 상에 형성된 콘택트홀 내에 플러그(504a, 504b)가 충전 형성되어 있다.Next, a fifth embodiment of the present invention will be described. FIG. 6 is a cross-sectional view showing a part of the configuration of the semiconductor device according to the fifth embodiment. In this embodiment, first, a predetermined element or a wiring layer disposed thereon is formed on a substrate, and then an interlayer insulating film is disposed thereon. Lower wiring 502a and lower wiring 502b made of Al or the like were formed. An interlayer insulating film 503 is formed on the lower wirings 502a and 502b. Plugs 504a and 504b are formed in the contact holes formed on the ends of the lower wiring 502a and the lower wiring 502b of the interlayer insulating film 503.
그 외에, 플러그(504a) 및 플러그(504b)를 접속하도록 층간 절연막 상에 상층 금속 배선(505)이 형성되어 있도록 하였다.In addition, the upper metal wiring 505 is formed on the interlayer insulating film so as to connect the plug 504a and the plug 504b.
또한, 그 상층 금속 배선(505) 상에는 층간 절연막(506) 및 패시베이션막(507)이 형성되고, 그리고 패시베이션막(507)의 소정 위치에 층간 절연막(506) 도중까지 개구부(508)가 형성된 상태로 되어 있다. 이 개구부(508)는 표면으로부터 상층 금속 배선(505)까지의 거리를 짧게 하기 위해 개구한 것으로, 층간 절연막(506) 및 패시베이션막(507)이 얇으면 형성하지 않아도 된다.The interlayer insulating film 506 and the passivation film 507 are formed on the upper metal wiring 505, and the opening 508 is formed in the predetermined position of the passivation film 507 until the interlayer insulating film 506 is formed. It is. The openings 508 are opened to shorten the distance from the surface to the upper metal wiring 505. If the interlayer insulating film 506 and the passivation film 507 are thin, they do not need to be formed.
이상 나타낸 바와 같이, 제5 실시 형태에서는 하층 배선(502a, 502b)과 플러그(504a, 504b)와 상층 금속 배선(505)으로 퓨즈 배선을 구성하도록 하였다.As described above, in the fifth embodiment, the fuse wiring is configured by the lower wirings 502a and 502b, the plugs 504a and 504b, and the upper metal wiring 505.
이하에, 이 퓨즈 배선의 절단에 대하여 설명한다.Below, the cutting of this fuse wiring is demonstrated.
우선, 이 실시 형태에 있어서도, 개구부(508)의 상층 금속 배선(505) 단부 상의 소정 영역에 2.5㎛각 정도의 개구 직경으로 한 레이저를 조사함으로써 행한다. 이 레이저 조사는 펄스적으로 20 ∼ 100ms 동안 행해진다.First, also in this embodiment, it performs by irradiating the laser which made opening diameter of about 2.5 micrometer into the predetermined area | region on the edge part of the upper layer metal wiring 505 of the opening part 508. FIG. This laser irradiation is pulsed for 20 to 100 ms.
전술한 제1 실시 형태와 마찬가지로, 이 레이저 조사에 의해 상층 금속 배선(505)은 도 6b에 나타낸 바와 같이, 플러그(504a) 상의 부분이 삭감되고, 그 증발은 폭발적으로 일어나기 때문에, 층간 절연막(506)이 없어져 구멍(509a)이 형성된다.As in the first embodiment described above, the upper metal wiring 505 has the portion on the plug 504a that is cut by the laser irradiation, and the evaporation occurs explosively, as shown in Fig. 6B, so that the interlayer insulating film 506 ) Disappears to form the hole 509a.
이 구멍(509a)은 층간 절연막(503)의 일부까지 도달하여, 그 측벽에는 재증착된 금속막(510)이 형성된다.The hole 509a reaches a part of the interlayer insulating film 503, and a red film metal film 510 is formed on the sidewall thereof.
그러나, 재증착되는 금속막(510)은 구멍(509a)의 저부에는 형성되지 않으므로, 금속막(510)과 플러그(504a)가 접촉되지 않는다. 그리고, 이 실시 형태에서는 플러그(504b)의 개소에 있어서도 개구부(508)의 상층 금속 배선(505) 단부 상의 소정 영역에 레이저를 조사하여, 구멍(509b)을 형성하도록 하였다. 즉, 이 실시 형태에서는 1조의 퓨즈 배선에 있어서 2개소를 용단하도록 하였다.However, since the metal film 510 to be redeposited is not formed at the bottom of the hole 509a, the metal film 510 and the plug 504a do not come into contact with each other. In this embodiment, the laser is irradiated to a predetermined region on the upper end of the upper metal wiring 505 of the opening 508 at the location of the plug 504b to form the hole 509b. That is, in this embodiment, two places were blown out in one set of fuse wiring.
여기서, 1개의 플러그 상의 개소를 레이저 조사에 의해 퓨즈 절단한 경우, 그 개소의 절단 성공율을 예를 들면 95%로 한다. 그러면, 상술한 제1 실시 형태에서의 퓨즈 절단의 성공율은 95%가 된다. 이에 반해, 이 실시 형태에서는 플러그(504a) 상의 퓨즈 절단 실패율이 5%, 플러그(504b) 상의 퓨즈 절단 실패율도 5%이기 때문에, 양쪽 모두 실패할 확류은 0.25%가 된다. 환언하면, 이 실시 형태에서의 절단 성공율은 99.75%가 되고, 퓨즈 절단의 성공율을 비약적으로 향상시킬 수 있다.Here, in the case where a fuse on a plug is cut by laser irradiation, the cutting success rate at that location is, for example, 95%. Then, the success rate of fuse cutting in 1st Embodiment mentioned above will be 95%. On the other hand, in this embodiment, since the fuse cut failure rate on the plug 504a is 5% and the fuse cut failure rate on the plug 504b is 5%, the proliferation to fail in both cases is 0.25%. In other words, the success rate of cutting in this embodiment will be 99.75%, and the success rate of fuse cutting can be improved remarkably.
또한, 상술에서는 플러그(504a)의 형성 위치와 플러그(504b)의 형성 위치를 떨어지도록 했지만, 도 6c에 나타낸 바와 같이 플러그(504a)와 플러그(504b)를 가깝게 배치하도록 해도 된다. 이것에 의해, 상층 금속 배선(505)의 플러그(504a)와 플러그(504b)의 사이에 레이저를 조사하면, 도 5d에 나타낸 바와 같이 1개의 구멍(509)을 형성할 뿐만 아니라, 플러그(504a)와 상층 금속 배선(505)과의 절단, 및 플러그(504b)와 상층 금속 배선(505)과의 절단이 동시에 행해진다. 그리고, 이 경우에 있어서도, 2개소의 절단을 행하도록 하고 있기 때문에, 그 절단 성공율은 상술한 바와 마찬가지로 향상시킬 수 있다.In addition, although the formation position of the plug 504a and the formation position of the plug 504b were separated in the above description, you may arrange | position the plug 504a and the plug 504b closely as shown in FIG. 6C. As a result, when the laser is irradiated between the plug 504a and the plug 504b of the upper metal wiring 505, not only one hole 509 is formed as shown in FIG. 5D but also the plug 504a. And the upper metal wiring 505 and the plug 504b and the upper metal wiring 505 are simultaneously cut. In this case as well, since two locations are to be cut, the cutting success rate can be improved as described above.
또한, 도 7에 나타낸 바와 같이, 하층 배선(502a) 및 하층 배선(502b)외에, 동일한 배선층에 있어서 하층 배선(502c)도 형성하여, 하층 배선(502a)-플러그(504a)-상층 배선(505a)-플러그(504c)-하층 배선(502c)-플러그(504d)-상층 금속 배선(505b)-플러그(504b)-하층 배선(502b)의 경로로 퓨즈 배선을 구성하도록 해도 된다. 또한, 도 7에서 A-A' 단면을 도 7b에 나타내고, B-B' 단면을 도 7c에 나타내고 있다.As shown in Fig. 7, in addition to the lower wiring 502a and the lower wiring 502b, the lower wiring 502c is also formed in the same wiring layer, and the lower wiring 502a-the plug 504a-the upper wiring 505a. The fuse wiring may be configured by the path of the) -plug 504c-lower layer wiring 502c-plug 504d-upper metal wiring 505b-plug 504b-lower layer wiring 502b. 7, A-A 'cross section is shown to FIG. 7B, and B-B' cross section is shown to FIG. 7C.
여기서, 플러그(504a∼504d)를 형성하는 영역, 및 상층 금속 배선(505a, 505b)을 상술한 바와 같이 레이저 조사함으로써 형성되는 구멍(509) 영역 내로 하면, 1회의 레이저 조사에 의해 상술한 퓨즈 배선을 절단할 수 있다.Here, when the plugs 504a to 504d are formed, and the upper metal wirings 505a and 505b are in the hole 509 areas formed by laser irradiation as described above, the fuse wiring described above is performed by one laser irradiation. Can be cut.
그리고, 이 경우에는 1개의 퓨즈 배선 중에 4개소의 플러그(504a∼504d)가 존재하게 된다. 즉, 플러그(504a∼504d) 상 전부에 있어서 절단이 실패할 확률은 0.054=0.00000625이므로, 이 경우에는 퓨즈 절단 성공율이 99.999375%가 되어, 더욱 향상시킬 수 있다.In this case, four plugs 504a to 504d exist in one fuse wiring. That is, since the probability that the cut fails on all the plugs 504a to 504d is 0.05 4 = 0.00000625, in this case, the success rate of the fuse cut is 99.999375%, which can be further improved.
또한, 상술에서는 1장의 퓨즈 배선내에 2개 또는 4개의 플러그를 배치하여, 직렬로 접속하도록 했지만, 플러그의 개수는 이것에 한정되지 않고, 퓨즈 배선 영역에 따라 증감해도 된다.In the above description, two or four plugs are arranged in one fuse wiring and connected in series. However, the number of plugs is not limited to this and may be increased or decreased depending on the fuse wiring region.
또한, 상기 제1 ∼ 제5 실시 형태에서는 상층 금속 배선으로서 Al을 사용했지만, 이것에 한정되지 않고, Cu나 Ni 등의 금속을 사용해도 된다.In addition, although Al was used as upper metal wiring in said 1st-5th embodiment, it is not limited to this, You may use metals, such as Cu and Ni.
또한, 플러그로서 고융점 금속을 사용했지만, 이것에 한정되지 않고, Al 등 상층 금속 배선과 동일한 재료를 사용해도 된다. 예를 들면, 플러그의 충전과 상층 금속 배선의 형성을 동시에 행하는 매립 배선 기술을 사용하면, 자동적으로 상층 금속 배선과 플러그가 동일한 재료가 된다.In addition, although a high melting point metal was used as a plug, it is not limited to this, You may use the same material as upper metal wiring, such as Al. For example, when the buried wiring technique of simultaneously charging the plug and forming the upper metal wiring is used, the upper metal wiring and the plug are automatically made of the same material.
또한, 상기 제1 ∼ 제5 실시 형태에서는 하층 배선으로서 Al을 사용하도록 하고 있지만, 이것에 한정되는 것이 아니라 Cu나 Ni 등 다른 금속을 사용하도록 해도 된다. 또한, 하층 배선을 보다 기판에 가까운 곳에 형성하도록 하면, 폴리실리콘 등의 반도체 재료를 사용하도록 해도 된다.In addition, although Al is used as an underlayer wiring in the said 1st-5th embodiment, it is not limited to this, You may use other metals, such as Cu and Ni. In addition, when the lower wiring is formed closer to the substrate, a semiconductor material such as polysilicon may be used.
이상 설명한 바와 같이, 본 발명에서는 반도체 기판 상에 형성된 하층 배선과 그 하층 배선 상에 형성된 층간 절연막, 그 하층 배선에 접촉하여 층간 절연막에 형성된 콘택트홀 내에 충전된 플러그, 및 그 플러그에 접속하여 층간 절연막 상에 형성된 상층 금속 배선으로부터 퓨즈 배선을 구성하도록 하였다.As described above, in the present invention, the lower layer wiring formed on the semiconductor substrate and the interlayer insulating film formed on the lower layer wiring, the plug filled in the contact hole formed in the interlayer insulating film in contact with the lower layer wiring, and the interlayer insulating film connected to the plug The fuse wiring was configured from the upper metal wiring formed on the top.
그리고, 상층 금속 배선의 플러그 상의 부분을 제거함으로써, 상술한 구성으로 한 퓨즈 배선의 절단을 행하도록 하였다.And the fuse wiring of the structure mentioned above was cut | disconnected by removing the part on the plug of an upper metal wiring.
여기서, 상층 금속 배선을 제거했을 때에 발생하는 재부착물이 있더라도, 그 재부착물과 플러그가 접속하지 않게 된다.Here, even if there is a reattachment product generated when the upper metal wiring is removed, the reattachment and the plug are not connected.
그 결과, 본 발명에 의하면, 상층 금속 배선의 플러그 상의 부분을 제거하면 상층 금속 배선과 하층 배선을 전기적으로 분리할 수 있으므로, 공정의 복잡함없이, 퓨즈 배선 상의 층간 절연막의 나머지 막의 제어를 용이하게 함과 동시에, 퓨즈 절단 성공율의 향상이 도모된다라는 효과가 있다.As a result, according to the present invention, by removing the portion on the plug of the upper metal wiring, the upper metal wiring and the lower wiring can be electrically separated, thereby facilitating control of the remaining film of the interlayer insulating film on the fuse wiring without the complexity of the process. At the same time, there is an effect that the success rate of fuse cutting can be improved.
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