KR19980066450A - Land grid array and semiconductor package using the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 239000002184 metal Substances 0.000 claims abstract description 166
- 229910052751 metal Inorganic materials 0.000 claims abstract description 166
- 238000000034 method Methods 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims description 44
- 229910045601 alloy Inorganic materials 0.000 claims description 31
- 239000000956 alloy Substances 0.000 claims description 31
- 229910020816 Sn Pb Inorganic materials 0.000 claims description 22
- 229910020922 Sn-Pb Inorganic materials 0.000 claims description 22
- 229910008783 Sn—Pb Inorganic materials 0.000 claims description 22
- 229910001020 Au alloy Inorganic materials 0.000 claims description 18
- 229920005989 resin Polymers 0.000 claims description 10
- 239000011347 resin Substances 0.000 claims description 10
- 230000001681 protective effect Effects 0.000 claims description 9
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 8
- 229910003271 Ni-Fe Inorganic materials 0.000 claims description 8
- 239000000463 material Substances 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 abstract description 21
- 239000004033 plastic Substances 0.000 abstract description 13
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 abstract description 3
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 abstract description 3
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 abstract description 3
- 238000004140 cleaning Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 21
- 239000010949 copper Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 239000006071 cream Substances 0.000 description 5
- 239000003822 epoxy resin Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 229910003310 Ni-Al Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 발명에 의한 랜드 그리드 어레이(LGA) 및 이를 채용한 반도체 패키지(예컨대, 플라스틱 LGA 패키지 또는 TAB LGA 패키지)는 리드프레임을 가공하여 미리 금속 돌기 핀이 구비된 LGA를 형성한 뒤, 이를 PCB 혹은 TAB 테이프에 상의 금속 패드(또는 콘택 홀)에 정렬 및 부착하는 방식으로 제조되어져, 1) 미세 피치 및 하이 핀이 요구되는 고집적화된 반도체 패키지를 구현할 수 있고, 2) 솔더 볼 부착시 요구되는 솔더 크림의 로진 성분 제거를 위한 세정 공정 및 리플로우(reflow) 공정을 제거할 수 있어 공정단순화를 이룰수 있으며, 3) 미세 핀 배열시 볼 부착에 의한 방법보다 작업이 용이하여 수율향상을 기할 수 있게 된다.The land grid array (LGA) according to the present invention and a semiconductor package (for example, a plastic LGA package or a TAB LGA package) employing the same are processed by a lead frame to form an LGA having a metal protrusion pin in advance, and then a PCB or a TAB. It is manufactured by aligning and attaching to a metal pad (or contact hole) on a tape, so that 1) a highly integrated semiconductor package requiring fine pitch and high pins can be realized, and 2) solder paste required for attaching solder balls. Cleaning process and reflow process to remove rosin components can be eliminated, thereby simplifying the process. 3) Improved yield by easier operation than the method by ball attachment during fine pin arrangement.
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 파인 피치(fine pitch) 및 하이 핀(high pin)이 요구되는 고집적화된 반도체 패키지 제조에 적용 가능하도록 설계된 리드프레임을 이용하여 제조된 돌기부를 갖는 랜드 그리드 어레이(land grid array:이하, LGA라 한다) 및 이를 채용한 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a land having a protrusion manufactured by using a lead frame designed to be applicable to manufacturing a highly integrated semiconductor package requiring fine pitch and high pin. It relates to a grid array (hereinafter referred to as LGA) and a semiconductor package employing the same.
반도체소자를 외부환경과 전기,전자적으로 연결하는 반도체소자의 패키지 제조 기술은 크게 두가지로 구분된다. 그 하나는, QFP(quad flat package) 제조 기술로서 리드프레임 패드들(lead frame pads) 상에 반도체소자를 탑재한 후 반도체소자의 전극과 리드프레임의 내부리드를 금속선 연결 방법에 의해 연결하고, 리드프레임의 외부리드를 소정 방향으로 절곡시키는 기술이며, 다른 하나는 BGA(ball grid array) 패키지 제조 기술로서 인쇄회로기판(printed circuit board:이하, PCB라 한다) 상면의 패턴 리드(금속 패드)와 반도체소자를 선연결한 후 그 위에 봉지수지를 몰드(mold)하고, PCB 하면에 솔더 볼을 부착(attach)하는 기술이다.Package manufacturing technology of a semiconductor device that electrically connects the semiconductor device to an external environment is classified into two types. One of them is a QFP (quad flat package) manufacturing technology, in which a semiconductor device is mounted on lead frame pads, the electrodes of the semiconductor device and the inner lead of the lead frame are connected by a metal wire connection method, and This is a technique of bending the outer lead of a frame in a predetermined direction. The other is a manufacturing technique of a ball grid array (BGA) package, and a pattern lead (metal pad) and a semiconductor on the top of a printed circuit board (hereinafter referred to as a PCB). After connecting the devices, the encapsulation resin is molded thereon, and a solder ball is attached to the lower surface of the PCB.
근래의 ASIC(application specific IC) 제품에 있어서는 멀티미디어(multimedia)로의 확대, 디지털(digital)화의 진전에 따른 대규모화, 고속동작화, 다기능.소형화, 저소비전력화의 요구가 높아짐에 따라, 반도체소자 패키지의 파인 피치(fine pitch) 및 하이 핀(high pin)화가 불가피해지고 있다. 실용상의 QFP에서 실장한계라고 여겨진 0.4mm 외부 리드 피치에서는 바디 사이즈(body size)가 40mm□이고, 배열 가능한 핀(pin) 수가 376핀이므로, 376핀보다 핀 수가 많은 패키지의 실현은 곤란하다.In recent years, ASIC (application specific IC) products have been developed to meet the needs of large-scale, high-speed operation, multifunction, small size, and low power consumption due to the expansion of multimedia and digitalization. Fine pitch and high pin are becoming unavoidable. With a 0.4 mm external lead pitch, which is considered a mounting limit in practical QFP, the body size is 40 mm, and the number of pins that can be arranged is 376 pins, making it difficult to realize a package having more pins than 376 pins.
따라서, 최근에는 동일 크기의 바디 사이즈에 면격자 상태로 500핀을 배열하더라도 외부 단자의 피치를 1.27mm로 확보할 수 있고 프린트 기판과의 실장이 용이한 BGA 패키지 기술로 전환을 하고 있는 추세이다.Therefore, in recent years, even if 500 pins are arranged in the body size of the same size in a lattice state, the trend of switching to BGA package technology, which can secure the pitch of the external terminal to 1.27 mm and is easy to mount with a printed board, has become a trend.
이와 같이 기존의 QFP에 비하여 우수한 전기적 파라메터(parameter)를 갖고 있는 상기 BGA 패키지는 각각의 제품 특성에 따라 CBGA(ceramic ball grid array), PBGA(plastic ball grid array), TBGA(TAB ball grid array), MBGA(metal ball grid array) 등으로 구분되어지는데, 이들 모두는 기 언급된 바와 같이 실장하려고 하는 금속 패드들 상에 솔더 볼을 부착시키는 방법에 의해 제조된다.As described above, the BGA package having excellent electrical parameters compared to the conventional QFP is characterized by a ceramic ball grid array (CBGA), a plastic ball grid array (PBGA), a TAB ball grid array (TBGA), MBGA (metal ball grid array) and the like, all of which are manufactured by attaching a solder ball on the metal pads to be mounted as mentioned above.
도 1A 내지 도 1C에는 그 한 예로서, 종래 일반적으로 사용되어 온 와이어(wire) 접합 기술을 이용한 PBGA 패키지 제조방법을 나타낸 공정수순도가 도시되어 있다. 상기 공정수순도를 이용하여 그 구체적인 제조방법과 단면 구조를 살펴보면 다음과 같다.1A to 1C illustrate a process flowchart showing a method of manufacturing a PBGA package using a wire bonding technique that has been commonly used in the past as an example. Looking at the specific manufacturing method and the cross-sectional structure using the process purity as follows.
먼저, 도 1A에 도시된 바와 같이 Cu등의 도전성 박막으로 이루어진 금속 배선(16)과 금속 패드(18)가 형성되어 있는 다층 구조의 기판(10)(예컨대, PCB) 상면에 반도체소자(12)를 탑재하고, 금속 와이어(14)를 이용하여 반도체소자(12)의 각 본딩 패드(미 도시)와 기판(10) 상면에 형성되어 있는 금속 배선(16)이 서로 전기적으로 접속되도록 와이어 본딩을 실시한다. 이어, 반도체소자(12)와 금속 와이어(14)를 외부의 환경으로부터 보호하기 위하여 에폭시 수지(15)를 이용하여 이들을 밀봉처리한다. 이때, 상기 금속 패드(18)가 형성되어 있는 기판(10) 하면의 표면 노출 영역에는 절연 레지스트(예컨대, 솔더 레지스트)(20)가 도포되어져 있는데, 이 절연 레지스트(20)는 다층 구조의 기판 제조시 미리 도포되어진 상태로 제공된다.First, as shown in FIG. 1A, a semiconductor device 12 is disposed on an upper surface of a substrate 10 (eg, a PCB) having a multilayer structure in which a metal wiring 16 and a metal pad 18 made of a conductive thin film such as Cu are formed. And wire bonding so that the bonding pads (not shown) of the semiconductor element 12 and the metal wirings 16 formed on the upper surface of the substrate 10 are electrically connected to each other using the metal wires 14. do. Next, in order to protect the semiconductor element 12 and the metal wire 14 from the external environment, the epoxy resin 15 is used to seal them. At this time, an insulating resist (eg, solder resist) 20 is applied to the surface exposed area of the lower surface of the substrate 10 on which the metal pad 18 is formed, and the insulating resist 20 is a substrate having a multilayer structure. Upon application.
그 다음, 상기 금속 패드(18)의 표면이 노출되도록 절연 레지스트(20) 상부에 금속 마스크(22)를 정렬시키고, 상기 금속 마스크(22) 상에 솔더 크림(solder cream)(24)을 올려 놓은 뒤, 스퀴저(squeezer)(26)로 스크린(screen)하여 기판(10)의 금속 패드(18) 상에 솔더 크림(24)을 도포하고, 상기 솔더 크림(24)의 로진 성분 제거를 위한 세정(clean) 공정을 실시한다.Next, the metal mask 22 is aligned on the insulating resist 20 so that the surface of the metal pad 18 is exposed, and a solder cream 24 is placed on the metal mask 22. Afterwards, screen with a squeezer 26 to apply solder cream 24 on the metal pad 18 of the substrate 10 and to clean the rosin component of the solder cream 24. Clean the process.
이후, 도 1B에 도시된 바와 같이 상기 금속 패드(18) 상에 도포된 솔더 크림(24) 위에 솔더 볼(30)을 부착시킨다.Thereafter, as shown in FIG. 1B, the solder balls 30 are attached onto the solder creams 24 applied on the metal pads 18.
그 다음, 도 1C에 도시된 바와 같이 상기 금속 마스크(22)를 제거하고, 230℃ 이상의 온도에서 리플로우(reflow) 공정을 실시하여 금속 패드(18)와 솔더 볼(30)을 접착시킨다.Next, as shown in FIG. 1C, the metal mask 22 is removed, and a reflow process is performed at a temperature of 230 ° C. or higher to bond the metal pad 18 and the solder ball 30.
그 결과, 도 1C에서 알 수 있듯이 다층(multilayer) 구조의 기판(10)에 반도체소자(12)가 탑재되고, 반도체소자(12)의 각 본딩 패드(미 도시)가 금속 와이어(14)에 의해 기판(10)의 상면에 형성되어 있는 금속 배선(16)에 대응하여 연결되고, 반도체소자(12)와 금속 와이어(14)가 에폭시 수지에 의해 실링(sealing)되고, 기판(10)의 비아 홀(via hole)에 의해 연결되어진 금속 패드(18)에 솔더 볼(30)이 솔더링 되는 구조의 PBGA 패키지가 완성된다. 이때, 상기 다층 구조의 기판(10) 상면과 하면에 각각 형성되어 있는 금속 배선(16)과 금속 패드(18)는 비아 홀들 내에 충진되어 있는 도전성 금속에 의해 서로 연결되어져 있으며, 상기 기판(10) 상면에 형성된 금속 배선(16)에는 금속 와이어(14)와의 연결을 위해 Ni-Al 합금이 도금되어 있다.As a result, as shown in FIG. 1C, the semiconductor device 12 is mounted on the substrate 10 having a multilayer structure, and each bonding pad (not shown) of the semiconductor device 12 is formed by the metal wire 14. The semiconductor elements 12 and the metal wires 14 are sealed by epoxy resin and connected to the metal wirings 16 formed on the upper surface of the substrate 10, and via holes of the substrate 10 are provided. A PBGA package having a structure in which the solder balls 30 are soldered to the metal pads 18 connected by via holes is completed. In this case, the metal wires 16 and the metal pads 18 formed on the upper and lower surfaces of the multi-layered substrate 10 are connected to each other by conductive metal filled in via holes, and the substrate 10 The metal wire 16 formed on the upper surface is plated with a Ni—Al alloy for connection with the metal wire 14.
그러나, 상기 방식으로 솔더 볼(30)을 금속 패드(18) 상에 부착하게 되면, 반도체소자의 고기능화에 따른 입/출력 단자수의 증가로 인해 금속 패드의 수가 많아지고 패드 피치가 미세해질 경우, 볼을 균일하게 부착시키기 어려울 뿐 아니라 이로 인해 수율저하와 같은 문제가 야기되고, 또한 이 과정에서 고도의 기술이 요구되어지므로 상당한 투자비가 요구되는 등의 단점이 발생하게 된다.However, when the solder ball 30 is attached to the metal pad 18 in the above manner, if the number of metal pads increases and the pad pitch becomes fine due to an increase in the number of input / output terminals due to the high performance of the semiconductor device, Not only is it difficult to uniformly attach the balls, but this causes problems such as a yield drop, and also requires a high level of technology in the process, which requires a considerable investment cost.
이러한 단점은 상기와 같이 와이어 접합 기술을 이용하는 CBGA나 PBGA 패키지외에, 직접 접합 기술을 이용하는 TBGA나 MBGA 패키지 제조시에도 동일하게 적용된다.This drawback applies equally to the manufacture of TBGA or MBGA packages using direct bonding technology in addition to CBGA or PBGA packages using wire bonding technology as described above.
따라서, 본 발명의 제1 목적은 기판의 면격자 금속 패드 어레이에 맞추어 접합될 수 있도록 리드프레임을 가공하여 형성한, 면격자 배열의 돌기 핀이 일체로 연결된 구조의 LGA를 제공하는데 있다.Accordingly, a first object of the present invention is to provide an LGA having a structure in which protrusion pins of a face lattice arrangement are integrally formed by processing a lead frame to be bonded to the face lattice metal pad array of a substrate.
한편, 본 발명의 제 2 목적은 기존의 솔더 볼 대신 상기 LGA를 PCB 또는 TAB 테이프의 면격자 금속 패드에 부착시킨 반도체 패키지를 제공하는데 있다.Meanwhile, a second object of the present invention is to provide a semiconductor package in which the LGA is attached to a face grating metal pad of a PCB or a TAB tape instead of a conventional solder ball.
도 1A 내지 도 1C는 종래 기술에 의한 반도체 패키지 제조방법을 도시한 공정수순도,1A to 1C are process flowcharts showing a method of manufacturing a semiconductor package according to the prior art;
도 2A 내지 도 2C는 본 발명의 제 1 실시예로서, 리드프레임에 면격자 배열의 돌기 핀이 일체로 연결되어 있는 구조의 LGA의 형상을 도시한 것으로,2A to 2C illustrate a shape of an LGA having a structure in which protrusion pins of a face lattice arrangement are integrally connected to a lead frame, according to a first embodiment of the present invention.
도 2A는 그 평면도를,2A is a plan view thereof;
도 2B는 도 2A에 도시된 평면도의 ⓐ부분을 확대도시한 요부단면도,FIG. 2B is an enlarged cross-sectional view showing main parts of the plan view shown in FIG. 2A;
도 3A 및 도 3B는 본 발명의 제2 실시예로서, 도 2A에 제시된 LGA를 채용한 플라스틱 LGA 패키지의 구조를 나타낸 것으로,3A and 3B illustrate a structure of a plastic LGA package employing the LGA shown in FIG. 2A as a second embodiment of the present invention.
도 3A는 격자 패드 어레이에 상기 LGA의 금속 돌기 핀이 부착되어 있는 형태의 플라스틱 LGA 패키지 구조를 나타낸 단면도,3A is a cross-sectional view illustrating a plastic LGA package structure in which a metal protrusion pin of the LGA is attached to a grid pad array;
도 3B는 콘택 홀에 상기 LGA의 금속 돌기 핀이 삽입되어 있는 형태의 플라스틱 LGA 패키지의 구조를 나타낸 단면도,3B is a cross-sectional view illustrating a structure of a plastic LGA package in which a metal protrusion pin of the LGA is inserted into a contact hole;
도 4A 내지 도 4D는 도 3A에 제시된 LGA 패키지의 제조방법을 나타낸 공정수순도,4A to 4D are process flowcharts showing a method of manufacturing the LGA package shown in FIG. 3A,
도 5A 및 도 5B는 본 발명의 제3 실시예로서, 상기 도 2A에 제시된 LGA를 채용한 TAB LGA 패키지의 구조를 나타낸 것으로,5A and 5B illustrate a structure of a TAB LGA package employing the LGA shown in FIG. 2A as a third embodiment of the present invention.
도 5A는 격자 패드 어레이에 상기 LGA의 금속 돌기 핀이 부착되어 있는 형태의 TAB LGA 패키지 구조를 나타낸 단면도,5A is a cross-sectional view illustrating a TAB LGA package structure in which a metal protrusion pin of the LGA is attached to a grid pad array;
도 5B는 콘택 홀에 상기 LGA의 금속 돌기 핀이 삽입되어 있는 형태의 TAB LGA 패키지의 구조를 나타낸 단면도.5B is a cross-sectional view illustrating a structure of a TAB LGA package having a metal protrusion pin of the LGA inserted into a contact hole;
상기 제 1 목적을 달성하기 위하여 본 발명에서는 제 1 실시예로서, 소정 간격 이격된 상태로 서로 평행하게 배열된 복수의 제 1 지지바와, 소정 간격 이격된 상태로 상기 제 1 지지바에 수직 방향으로 서로 평행하게 부착된 복수의 제 2 지지바가 서로 다른 두께를 가지고 일체로 연결되어져 있는 리드프레임 및, 상기 리드프레임의 제 2 지지바에 일체로 연결된 복수의 금속 돌기 핀으로 이루어진 랜드 그리드 어레이가 제공된다.In order to achieve the first object, in the present invention, as a first embodiment, a plurality of first support bars arranged in parallel to each other in a state spaced apart from each other, and in a direction perpendicular to the first support bar in a state spaced apart from the predetermined intervals There is provided a land grid array including a lead frame in which a plurality of second support bars attached in parallel are integrally connected to each other with different thicknesses, and a plurality of metal protrusion pins integrally connected to a second support bar of the lead frame.
이때, 상기 리드프레임과 금속 돌기 핀은 Cu 합금이나 Ni-Fe 합금 중 선택된 어느 하나로 구성되며, 상기 리드프레임과 상기 복수의 금속 돌기 핀에는 임의의 두께를 갖는 Sn-Pb 합금이 더 도포되어진다. 상기 Sn-Pb 합금은 5 ~ 50㎛ 두께로 형성하는 것이 바람직하다. 상기 리드프레임의 두께를 W라 할 때 제1 지지바와 금속 돌기 핀은 W의 두께를 가지며, 상기 제2 지지바는 0.3W 이하의 두께를 가지도록 설계된다. 상기 리드프레임은 0.1 ~ 1.0mm의 두께를 갖는 것이 바람직하다. 그리고, 상기 랜드 그리드 어레이용 금속 돌기 핀은 그 일측 중앙부에 요철을 가지거나 또는 그 양측 중앙부에 요철을 가져, 이 요철의 측면이 상기 제 2 지지바와 연결되는 구조를 갖는다.At this time, the lead frame and the metal projection pin is composed of any one selected from the Cu alloy or Ni-Fe alloy, and the Sn-Pb alloy having an arbitrary thickness is further coated on the lead frame and the plurality of metal projection pins. The Sn-Pb alloy is preferably formed to a thickness of 5 ~ 50㎛. When the thickness of the lead frame is W, the first support bar and the metal protrusion pin have a thickness of W, and the second support bar is designed to have a thickness of 0.3W or less. The lead frame preferably has a thickness of 0.1 ~ 1.0mm. The land protrusions for the metal grid pins have concave-convexities at one central portion thereof, or have concave-convex portions at both central portions thereof, and have side structures of the concave-convex portions connected to the second support bars.
상기 제2 목적을 달성하기 위하여 본 발명에서는 제 2 및 제 3 실시예로서 상기 LGA를 채용된 반도체 패키지(예컨대, 플라스틱 LGA 또는 TAB LGA)가 제공된다.In order to achieve the second object, the present invention provides a semiconductor package (eg, plastic LGA or TAB LGA) employing the LGA as the second and third embodiments.
제 2 실시예로서, 본 발명에서는 상/하면에 금속 배선과 금속 패드가 형성되어 있는 다층 구조의 기판과, 상기 기판 상면에 탑재된 반도체 소자와, 상기 반도체 소자 상면의 본딩 패드와 기판 상면의 금속 배선을 전기적으로 접속시키는 금속 와이어와, 상기 반도체 소자와 금속 와이어를 외부 환경으로부터 보호하는 보호용 수지 및, 상기 기판 하면의 금속 패드에 부착된 랜드 그리드 어레이용 금속 돌기 핀으로 이루어진 플라스틱 LGA가 제공된다.As a second embodiment, in the present invention, a multi-layered substrate having metal wirings and metal pads formed on the upper and lower surfaces, a semiconductor element mounted on the upper surface of the substrate, a bonding pad on the upper surface of the semiconductor element, and a metal on the upper surface of the substrate A plastic LGA comprising a metal wire for electrically connecting wiring, a protective resin for protecting the semiconductor element and the metal wire from an external environment, and a metal projection pin for land grid array attached to a metal pad on the lower surface of the substrate is provided.
여기서, 상기 플라스틱 LGA는 기판 하면의 금속 패드 중앙 부위에 사전에 콘택 홀을 형성하여, 이 콘택 홀에 상기 랜드 그리드 어레이용 금속 돌기 핀이 삽입되는 구조로 설계할 수도 있다.Here, the plastic LGA may be designed to have a contact hole formed in the center portion of the metal pad on the lower surface of the substrate in advance so that the metal protrusion pin for the land grid array is inserted into the contact hole.
제 3 실시예로서, 본 발명에서는 내부 리드와 금속 패드가 형성되어 있는 탭 테이프와, 범프를 이용하여 상기 탭 테이프의 내부 리드에 상면의 본딩 패드가 전기적으로 연결되도록 접속된 반도체 소자와, 상기 반도체 소자와 상기 텝 테이프의 내부 리드에 코팅된 보호용 수지 및, 상기 탭 테이프의 금속 패드에 부착된 랜드 그리드 어레이용 금속 돌기 핀으로 이루어진 TAB LGA가 제공된다.According to a third embodiment, the present invention provides a tab tape having an inner lead and a metal pad formed thereon, a semiconductor device connected to an inner lead of the tab tape to be electrically connected to an inner pad of the tab tape by a bump, and the semiconductor. A TAB LGA is provided which consists of a protective resin coated on an element and an internal lead of the tap tape, and a metal pin for land grid array attached to a metal pad of the tab tape.
여기서, 상기 TAB LGA는 TAB 테이프 하면의 금속 패드 중앙 부위에 사전에 콘택 홀을 형성하여, 이 콘택 홀에 상기 랜드 그리드 어레이용 금속 돌기 핀이 삽입되는 구조로 설계할 수도 있다.Here, the TAB LGA may be designed to have a contact hole formed in the center of the metal pad on the lower surface of the TAB tape in advance so that the metal projection pin for the land grid array is inserted into the contact hole.
이때, 상기 랜드 그리드 어레이용 금속 돌기 핀은 Cu 합금이나 Ni-Fe 합금 중 선택된 어느 하나로 구성되며, 그 표면에는 임의의 두께를 갖는 Sn-Pb 합금 또는 Ni-Au 합금이 더 도포되어지는 구조를 갖는다. 상기 Sn-Pb 합금 또는 Ni-Au 합금은 5 ~ 50㎛의 두께를 가지도록 형성하는 것이 바람직하다. 그리고, 상기 금속 돌기 핀은 그 일측 중앙부에 요철을 가지거나 또는 그 양측 중앙부에 요철을 가지도록 설계된다.At this time, the land projection array metal projection pin is composed of any one selected from Cu alloy and Ni-Fe alloy, the surface has a structure that is further coated with a Sn-Pb alloy or Ni-Au alloy having an arbitrary thickness. . The Sn-Pb alloy or Ni-Au alloy is preferably formed to have a thickness of 5 ~ 50㎛. The metal protruding pins are designed to have concave-convexities at one central portion thereof, or to have concave-convex portions at both central portions thereof.
상기와 같은 구조를 가지도록 반도체 패키지를 제조한 결과, 파인 피치 및 하이 핀이 요구되는 고집적화된 반도체 패키지를 실현할 수 있을 뿐 아니라 상기 패키지 제조시 공정단순화와 수율향상을 도모할 수 있게 된다.As a result of manufacturing the semiconductor package to have the structure as described above, it is possible not only to realize a highly integrated semiconductor package requiring fine pitch and high fins, but also to simplify the process and improve the yield in manufacturing the package.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
본 발명은 리드프레임을 가공하여 돌기 핀이 구비된 LGA를 형성한 뒤, 상기 LGA의 돌기 핀을 기판 상의 면격자 패드 어레이와 맞추어 접합시키는 방식으로 반도체 패키지를 제조하는 기술로서, 이를 제시된 도면을 참조하여 구체적으로 살펴보면 다음과 같다.The present invention is a technique for manufacturing a semiconductor package by forming a LGA having a projection pin by processing a lead frame, and then bonding the projection pin of the LGA to match the surface lattice pad array on the substrate, refer to the drawings presented Looking in detail as follows.
먼저, 본 발명의 제 1 실시예로서 LGA 형성방법 및 그 구조를 살펴본다. 도 2A 및 도 2B는 리드프레임 본체에 면격자 배열의 돌기 핀이 일체로 연결되어 있는 구조의 LGA를 나타낸 것으로, 도 2A는 전체 평면도를 나타내고, 도 2B는 상기 평면도의 ⓐ부분을 확대도시한 요부단면도를 나타낸다. 여기서, 상기 요부단면도는 도 2B의 ⓐ부분 중 Ⅰ-Ⅰ 절단면의 구조를 개략적으로 나타낸 것이다.First, the LGA forming method and its structure as a first embodiment of the present invention will be described. 2A and 2B show the LGA of the structure in which the projection pins of the face lattice arrangement are integrally connected to the lead frame body, and FIG. 2A shows the entire plan view, and FIG. 2B shows an enlarged view of part ⓐ of the plan view. The cross section is shown. Here, the main cross-sectional view schematically shows the structure of the cut plane I-I of the part ⓐ of FIG. 2B.
상기 LGA 형성방법을 3단계로 구분하여 설명한다. 1단계로서, 도 2A에 제시된 바와 같이 금속 재질의 리드프레임(40)을 준비한 후, 고정 홀(42)이 형성될 가장자리 부분과, 금속 돌기 핀(44) 및 상기 돌기 핀(44)을 리드프레임(40)과 연결해주는 복수의 제 1 및 제 2 지지바(46),(48)가 형성될 부분을 제외한 주변부의 리드프레임(40)을 사진식각공정을 이용하여 제거한다. 이때, 상기 리드프레임(40)으로는 0.1 ~ 1.0mm 두께(이하, 리드프레임의 두께를 W라 한다)의 Cu 합금 또는 Ni-Fe 합금으로 구성된 금속이 사용된다. 그리고, 상기 리드프레임(40)의 가장자리부에는 이후 반도체 패키지 제조시 금속 돌기 핀(44)과 기판의 격자 패드들이 정확히 위치정렬할 수 있도록 하기 위하여, PCB 기판 및 TAB TAPE 가장자리부에 형성된 고정 홀의 위치와 동일한 위치에 고정 홀(42)이 형성된다.The LGA formation method will be described in three stages. As a first step, as shown in FIG. 2A, after preparing the lead frame 40 made of metal, the edge portion where the fixing hole 42 is to be formed, the metal protrusion pin 44 and the protrusion pin 44 are placed in the lead frame. The lead frame 40 of the periphery except for the portion where the plurality of first and second support bars 46 and 48 to be connected to 40 are to be formed is removed using a photolithography process. At this time, the lead frame 40 is a metal composed of a Cu alloy or Ni-Fe alloy of 0.1 ~ 1.0mm thickness (hereinafter referred to as the thickness of the lead frame W). The position of the fixing hole formed at the edge of the PCB substrate and the TAB TAPE so that the metal protrusion pin 44 and the lattice pads of the substrate can be accurately aligned at the edge portion of the lead frame 40 after the semiconductor package is manufactured. The fixing hole 42 is formed at the same position as.
2단계로서, 도 2B에 도시된 바와 같이 금속 돌기 핀(44)이 형성될 부분의 주변부에 해당하는 영역의 리드프레임(40)을 상/하부 양면에서 리드프레임 총 두께W의 70% 이상에 해당하는 두께(예컨대, 상부면-0.35W이상/하부면-0.35W 이상)(ⓑ+ⓒ) 만큼 화학식각하여, 식각이 이루어지지 않은 부분에는 W의 두께를 갖는 금속 돌기 핀(44)과 제 1 지지바(46)를 형성하고, 소정 두께 만큼 식각처리된 부분에는 임의의 두께(예컨대, 0.3W 이하에 해당하는 두께)를 갖는 제 2 지지바(48)를 형성한다. 이때, 상기 금속 돌기 핀(44)과 제 2 지지바(48)가 연결되는 ⓓ 부분은 다른 부분보다 더 많은 식각이 이루어지도록 식각공정을 진행한다. 이와 같이 ⓓ 부분의 제2 지지바(48)의 두께를 얇게 가져가는 이유는 이후, 반도체 패키지 제조시 참조 부호 ⓓ로 표시된 부분을 이용하여 돌기 핀(44)과 제 2 지지바(48)를 용이하게 분리하기 위함이다.As a second step, as shown in FIG. 2B, the lead frame 40 in the region corresponding to the periphery of the portion where the metal protrusion pin 44 is to be formed corresponds to 70% or more of the total thickness W of the lead frame on both upper and lower surfaces. The metal projection pin 44 and the first having a thickness of W are formed on the non-etched portion by chemically etched by the thickness (for example, the upper surface -0.35 W or more / the lower surface-0.35 W or more) (ⓑ + ⓒ). The support bar 46 is formed, and a second support bar 48 having an arbitrary thickness (for example, a thickness corresponding to 0.3 W or less) is formed in a portion etched by a predetermined thickness. In this case, the portion ⓓ where the metal protrusion pin 44 and the second support bar 48 are connected is subjected to an etching process so that more etching is performed than other portions. The reason why the thickness of the second support bar 48 of the ⓓ part is thinned is as follows. When the semiconductor package is manufactured, the protrusion pin 44 and the second support bar 48 can be easily used by using the part indicated by reference numeral ⓓ. To separate them.
3단계로서, 도 2C에 도시된 바와 같이 전해도금 방법을 이용하여 LGA의 금속 돌기 핀(44)과 리드프레임(40) 전표면에 Sn-Pb계 합금(alloy)(50)으로 이루어진 도전성막을 5 ~ 50㎛의 두께로 형성하므로써, 본 공정을 완료한다. 이때, 상기 Sn-Pb 합금(50) 대신 Ni-Au 합금을 5 ~ 50㎛의 두께로 형성해 줄 수도 있다.As a third step, as shown in FIG. 2C, a conductive film made of Sn-Pb-based alloy 50 on the entire surface of the metal protrusion pin 44 of the LGA and the lead frame 40 using the electroplating method was formed. This step is completed by forming a thickness of ˜50 μm. At this time, instead of the Sn-Pb alloy 50, Ni-Au alloy may be formed to a thickness of 5 ~ 50㎛.
그 결과, 소정 간격 이격된 상태로 서로 평행하게 배열된 복수의 제 1 지지바(46)와, 소정 간격 이격된 상태로 상기 제 1 지지바(46)에 수직 방향으로 평행하게 부착된 복수의 제 2 지지바(48)가 서로 다른 두께를 가지고 일체로 연결되어 있는 리드프레임(40)과, 상기 리드프레임의 제 2 지지바(48)에 일체로 연결된 복수의 금속 돌기 핀(44)으로 이루어진 LGA를 얻을 수 있게 된다.As a result, the plurality of first support bars 46 arranged in parallel with each other at a predetermined interval and the plurality of agents attached in parallel with the first support bars 46 at a predetermined interval with each other LGA comprising a lead frame 40 having two support bars 48 having different thicknesses and integrally connected to each other, and a plurality of metal protrusion pins 44 integrally connected to the second support bars 48 of the lead frame. Will be obtained.
이때, 상기 제 1 지지바(46)와 금속 돌기 핀(44)은 각각 W(W:리드프레임의 총 두께)의 두께를 갖는 반면, 상기 제 2 지지바(48)는 0.3W(W:리드프레임의 총 두께) 이하의 두께를 갖는다. 그리고, 상기 제 2 지지바(48)는 상기 제 1 지지바(46)와 연결되는 부분보다 상기 금속 돌기 핀(44)과 연결되는 부분에서 더 얇은 두께를 가지도록 설계되어 있으며, 상기 금속 돌기 핀(44)은 그 일측 중앙부에 상기 제 2 지지바(48)와 동일한 두께를 갖는 요철(49)을 가져, 이 요철(49)의 측면이 상기 제 2 지지바(48)와 연결되도록 구성되어 있다. 상기 요철(49)의 측면 방향으로의 크기(size)는 0.5mm 범위 이하의 값을 가지도록 형성하는 것이 바람직하다.In this case, the first support bar 46 and the metal protrusion pins 44 each have a thickness of W (W: total thickness of the lead frame), while the second support bar 48 has a thickness of 0.3 W (W: lead). Total thickness of the frame). In addition, the second support bar 48 is designed to have a thinner thickness at a portion connected to the metal protrusion pin 44 than at a portion connected to the first support bar 46. 44 has an unevenness 49 having the same thickness as that of the second support bar 48 at one central portion thereof, and is configured such that the side surface of the unevenness 49 is connected to the second support bar 48. . The size of the unevenness 49 in the lateral direction is preferably formed to have a value of 0.5 mm or less.
한편, 상기 LGA는 금속 돌기 핀(44)의 양측 중앙부에 요철(49)이 모두 형성되도록 리드프레임을 가공하여 형성할 수도 있다.On the other hand, the LGA may be formed by processing the lead frame so that all the concave-convex 49 is formed in the central portion on both sides of the metal projection pin (44).
이러한 구조를 가지도록 LGA를 형성할 경우, 파인 피치 및 하이 핀이 요구되는 고집적화된 반도체 패키지 제조시 야기되는 문제점(예컨대, 균일한 볼 부착의 어려움)을 해결할 수 있게 된다.When the LGA is formed to have such a structure, it is possible to solve a problem (eg, difficulty in uniformly attaching a ball) caused in manufacturing a highly integrated semiconductor package requiring fine pitch and high fins.
그 다음 본 발명의 제 2 및 제 3 실시예로서, 상기와 같은 구조를 갖는 LGA를 채용한 반도체 패키지의 제조방법 및 그 구조에 대하여 살펴본다. 상기 실시예는 상기 LGA의 금속 돌기 핀을 기판 상의 면격자 패드 어레이와 맞추어 정렬시킨 후 열압착 방법에 의해 접합시키고, 상기 LGA의 리드프레임 가장자리부를 들어올림에 의해서 돌기 핀을 분리시키는 방법으로 반도체 패키지를 제조하는 기술로서, 이들을 보다 구체적으로 설명하면 다음과 같다.Next, as a second and third embodiments of the present invention, a manufacturing method and a structure of a semiconductor package employing the LGA having the above structure will be described. The embodiment of the present invention is a semiconductor package by aligning the metal protrusion pins of the LGA with the surface lattice pad array on the substrate and bonding them by a thermocompression bonding method, and separating the protrusion pins by lifting the edge of the lead frame of the LGA. As a technique for preparing the same, these are described in more detail as follows.
먼저, 도 3A 및 도 3B에 도시된 단면도를 참조하여 제 2 실시예에 대해 살펴본다. 상기 단면도는 도 2A에 제시된 LGA를 채용한 플라스틱 LGA 패키지의 구조를 나타낸 것으로, 상기 LGA 패키지는 기존의 PBGA 패키지와 기본 구조는 동일하고, 솔더 볼 대신 LGA를 부착했다는 것에만 구조상에 차이점이 있다.First, a second embodiment will be described with reference to the cross-sectional views shown in FIGS. 3A and 3B. The cross-sectional view shows the structure of the plastic LGA package employing the LGA shown in FIG. 2A. The LGA package has the same basic structure as the existing PBGA package, and has a difference in structure only in that the LGA is attached instead of the solder ball.
도 3A에 도시된, 금속 패드 어레이에 상기 LGA의 돌기 핀이 부착되어 있는 구조를 갖는 LGA 패키지의 제조방법을 도 4A 내지 도 4D를 참조하여 4단계로 구분하여 설명한다.A method of manufacturing an LGA package having a structure in which the protrusion pins of the LGA are attached to the metal pad array illustrated in FIG. 3A will be described in four steps with reference to FIGS. 4A to 4D.
1단계로서, 도 4A에 도시된 바와 같이 Cu등의 도전성 박막으로 이루어진 금속 배선(60)과 금속 패드(62)가 형성되어 있는 다층 구조의 기판(64)(예컨대, PCB) 상면에 반도체소자(66)를 탑재하고, 금속 와이어(68)를 이용하여 반도체소자(66)의 각 본딩 패드(미 도시)와 기판(64) 상면에 형성되어 있는 금속 배선(60)이 서로 전기적으로 접속되도록 와이어 본딩을 실시한다. 이어, 반도체소자(66)와 금속 와이어(68)를 외부의 환경으로부터 보호하기 위하여 에폭시 수지(70)등의 보호용 수지를 이용하여 이들을 밀봉처리한다. 이때, 상기 금속 패드(62)가 형성되어 있는 기판(64) 하면의 표면 노출 영역에는 절연 레지스트(예컨대, 솔더 레지스트)(72)가 도포되어져 있는데, 이 절연 레지스트(72)는 다층 구조의 기판 제조시 미리 도포되어진 상태로 제공된다.As a first step, as illustrated in FIG. 4A, a semiconductor device (eg, a semiconductor device) is formed on an upper surface of a substrate 64 (for example, a PCB) having a multilayer structure in which a metal wiring 60 made of a conductive thin film such as Cu and a metal pad 62 are formed. 66 and wire bonding so that each bonding pad (not shown) of the semiconductor element 66 and the metal wiring 60 formed on the upper surface of the substrate 64 are electrically connected to each other using the metal wire 68. Is carried out. Subsequently, in order to protect the semiconductor element 66 and the metal wire 68 from an external environment, they are sealed using a protective resin such as an epoxy resin 70 or the like. In this case, an insulating resist (eg, a solder resist) 72 is applied to a surface exposed area of the lower surface of the substrate 64 on which the metal pad 62 is formed. Upon application.
이후 2단계로서, 도 4B에 도시된 바와 같이 상기 기판(64)을 스트립(strip) 단위로 이송한 뒤, 상기 기판(64)의 하단부에 도 2A에서 제시된 LGA를 스트립 단위로 이송시킨다. 이때, 이송량은 X,Y축이 조정될 수 있도록 설계된 각각의 서보 모터(servo motor)에 의해 제어된다. 이어, 인식카메라를 이용하여 상기 LGA의 돌기 핀(44)과 기판(64)의 금속 패드(62)를 정확하게 정렬시킨다.Thereafter, as a second step, as shown in FIG. 4B, the substrate 64 is transferred in strip units, and then the LGA shown in FIG. 2A is transferred in strip units at the lower end of the substrate 64. At this time, the feed amount is controlled by each servo motor (servo motor) designed so that the X, Y axis can be adjusted. Subsequently, the projection pin 44 of the LGA and the metal pad 62 of the substrate 64 are accurately aligned using a recognition camera.
3단계로서, 도 4C에 도시된 바와 같이 상기 LGA측에 미리 정렬시킨 본드 장비(bond tool)(74)를 이용하여, 상기 기판의 금속 패드(62)와 상기 LGA의 돌기 핀(44)을 고온, 고압에 의한 열압착 방법으로 접합시킨다.In step 3, the metal pad 62 of the substrate and the projection pin 44 of the LGA are heated at a high temperature by using a bond tool 74 pre-aligned to the LGA side as shown in FIG. 4C. And joining by thermocompression bonding under high pressure.
4단계로서, 도 4D에 도시된 바와 같이 상기 LGA의 리드프레임(40) 가장자리부를 들어 올려주어, 돌기 핀(44)과 제2 지지부(48)가 연결되어 있는 ⓓ 부분을 분리시키므로써, 본 공정을 완료한다. 이러한 방법으로 LGA를 부착시킬 경우, 리드프레임 가공시 미리 형성시킨 금속 돌기 핀(44)이 기판 상의 면격자 금속 패드(62)와 맞추어 접합되어지게 되므로, 이들이 전극 핀으로서의 역할을 하게 된다.As a fourth step, by lifting the edge of the lead frame 40 of the LGA, as shown in Figure 4D, by separating the ⓓ portion is connected to the projection pin 44 and the second support 48, this process To complete. In the case of attaching the LGA in this manner, the metal protrusion pins 44 formed in advance during the lead frame processing are bonded to the surface lattice metal pads 62 on the substrate, and thus they serve as electrode pins.
그 결과, 도 3A에서 알 수 있듯이 다층 구조의 기판(64)에 반도체소자(66)가 탑재되고, 반도체소자(66)의 각 본딩 패드(미 도시)가 금속 와이어들(68)에 의해 기판(64)의 상면에 형성되어 있는 금속 배선(60)에 대응하여 연결되고, 반도체 소자(66)와 금속 와이어(68)가 에폭시 수지(70)에 의해 실링되고, 기판(64)의 비아 홀과 연결되어진 금속 패드(62)에, 표면에 소정 두께의 Sn-Pb계 합금(50)(또는 Ni-Au 합금)이 도포되어 있는 금속 돌기 핀(44)이 부착된 구조의 플라스틱 LGA 패키지가 완성된다. 이때, 상기 다층 구조의 기판(64) 상면과 하면에 각각 형성되어 있는 금속 배선(60)과 금속 패드(62)는 비아 홀들 내에 충진되어 있는 도전성 금속에 의해 서로 연결되어져 있다.As a result, as shown in FIG. 3A, the semiconductor device 66 is mounted on the substrate 64 having a multilayer structure, and each bonding pad (not shown) of the semiconductor device 66 is connected to the substrate by the metal wires 68. The semiconductor device 66 and the metal wire 68 are sealed by the epoxy resin 70, and are connected to the via holes of the substrate 64, corresponding to the metal wires 60 formed on the upper surface of the 64. A plastic LGA package having a structure in which a metal projection pin 44 having a predetermined thickness of Sn-Pb-based alloy 50 (or Ni-Au alloy) is coated on the metal pad 62 is attached. In this case, the metal wires 60 and the metal pads 62 formed on the upper and lower surfaces of the substrate 64 of the multilayer structure are connected to each other by conductive metal filled in the via holes.
한편, 도 3A의 플라스틱 LGA는 도 3B에 도시된 바와 같이 미리 기판(64) 상의 금속 패드가 형성될 부분에 사진식각공정이나 드릴(drill) 방법등을 이용하여 0.1 ~ 1.0mm의 크기를 갖는 콘택 홀을 형성하고, 이 콘택 홀 내에 표면에 소정 두께의 Sn-Pb계 합금(50)(또는 Ni-Au 합금)이 도포되어 있는 금속 돌기 핀(44)을 삽입하는 방식으로 제조할 수 있다. 이 경우, 도시된 바와 같이 상기 콘택 홀 주변에 Cu로 이루어진 금속 패드들(62)이 남도록 공정을 진행함에 유의한다.On the other hand, the plastic LGA of FIG. 3A is a contact having a size of 0.1 to 1.0 mm using a photolithography process or a drill method on a portion where a metal pad on the substrate 64 is to be formed in advance as shown in FIG. 3B. It can manufacture by forming a hole and inserting the metal projection pin 44 in which the Sn-Pb type alloy 50 (or Ni-Au alloy) of predetermined thickness was apply | coated to the surface in this contact hole. In this case, the process is performed such that the metal pads 62 made of Cu remain around the contact hole as shown.
이와 같이 공정을 진행할 경우, 도 3A에 도시된 LGA 패키지와 다른 구성 요소들의 구조는 동일하고, 단지 다층 구조의 기판(64) 내에 관통 홀이 형성되어 있어, 이 관통 홀 내부에 금속 돌기 핀(44)이 삽입되어 있는 것에만 구조상에 차이가 있는 플라스틱 LGA 패키지가 제공된다. 이때, 상기 다층 구조의 기판(64) 상면과 하면에 각각 형성되어 있는 금속 배선(60)과 금속 패드(62)는 비아 홀들 내에 충진되어 있는 도전성 금속에 의해 서로 연결되고, 상기 금속 돌기 핀(44)은 상기 기판(64) 내의 금속 배선에 연결되는 구조를 갖는다.In this process, the structure of the LGA package and other components shown in FIG. 3A are the same, and only through holes are formed in the substrate 64 having a multi-layer structure, and the metal protrusion pins 44 are formed inside the through holes. Is provided with a plastic LGA package that differs in construction only if) is inserted. In this case, the metal wires 60 and the metal pads 62 formed on the upper and lower surfaces of the substrate 64 of the multilayer structure are connected to each other by conductive metals filled in the via holes, and the metal protrusion pins 44 ) Has a structure connected to the metal wiring in the substrate (64).
다음으로, 도 5A 및 도 5B에 도시된 단면도를 참조하여 제 3 실시예에 대해 살펴본다. 상기 단면도는 도 2A에 제시된 LGA를 채용한 TAB LGA 패키지의 구조를 나타낸 것으로, 상기 LGA 패키지는 기존의 TBGA 패키지와 기본 구조는 동일하고, 솔더 볼 대신 LGA를 부착했다는 것에만 차이점이 있다. 따라서, 여기서는 기존 TBGA 형성시 이용되던 공정과 동일하게 진행되는 공정은 간략하게만 언급하고, 본 발명과 직접적으로 관련되는 공정 중심으로 상기 TAB LGA 패키지 제조방법을 설명한다.Next, a third embodiment will be described with reference to the cross-sectional views shown in FIGS. 5A and 5B. The cross-sectional view shows the structure of the TAB LGA package employing the LGA shown in FIG. 2A. The LGA package has the same basic structure as the existing TBGA package, except that the LGA is attached instead of the solder ball. Therefore, here, the process proceeding in the same manner as the process used in the conventional TBGA formation will be briefly mentioned, and the TAB LGA package manufacturing method will be described based on the process directly related to the present invention.
여기서, 도 5A는 금속 패드 어레이에 금속 돌기 핀이 부착되어 있는 TAB LGA 패키지의 단면 구조를 나타내며, 도 5B는 콘택 홀에 금속 돌기 핀이 삽입되어 있는 형태의 TAB LGA 패키지의 단면 구조를 나타낸다.5A illustrates a cross-sectional structure of a TAB LGA package in which metal protrusion pins are attached to a metal pad array, and FIG. 5B illustrates a cross-sectional structure of a TAB LGA package in which a metal protrusion pin is inserted into a contact hole.
먼저, 도 5A에 도시된 LGA 패키지 제조방법을 5단계로 구분하여 설명하면 다음과 같다. 1단계로서, 폴리이미드 테이프(80)의 일면에 접착층(82)을 사이에 두고 구리 재질의 내부 리드(84)가 부착되며, 상기 내부 리드(84)의 원하지 않는 배선 부위에 절연 레지스트(예컨대, 솔더 레지스트)(98)가 도포되어 있는 구조의 TAB 테이프(86)를 준비한다. 이때, 절연 레지스트(98)가 도포되지 않은 상기 TAB 테이프(86)의 내부 리드(84) 표면에는 수㎛ 두께의 금속막(예컨대, Ni이나 Au 합금 또는 Sn이나 Sn-Pb 합금)이 도금되어져 있어, 상기 절연 레지스트(98) 사이의 표면이 노출된 금속막 부분은 금속 패드(96)으로 사용된다. 이후, 반도체 소자(88) 실장시 패키지의 휨을 최소화하기 위하여, 상기 TAB 테이프(86)의 다른 일면에 접착층(82)을 사이에 두고 금속 재질의 지지판(support plate)(92)을 부착한다.First, the LGA package manufacturing method illustrated in FIG. 5A is described in five steps. In one step, an inner lead 84 made of copper is attached to one surface of the polyimide tape 80 with an adhesive layer 82 interposed therebetween, and an insulating resist (eg, TAB tape 86 having a structure on which solder resist) 98 is applied is prepared. At this time, a surface of the inner lead 84 of the TAB tape 86 to which the insulating resist 98 was not applied is plated with a metal film (eg, Ni or Au alloy or Sn or Sn-Pb alloy) having a thickness of several micrometers. The exposed portion of the metal film between the insulating resists 98 is used as the metal pad 96. Subsequently, in order to minimize bending of the package when the semiconductor device 88 is mounted, a metal support plate 92 is attached to the other surface of the TAB tape 86 with an adhesive layer 82 interposed therebetween.
2단계로서, 반도체 소자(88)의 상면에 형성된 본딩 패드(미 도시)가 범프(90)에 의해 상기 TAB 테이프(86)의 내부 리드(84)에 대응하여 전기적으로 연결되도록 TAB 테이프(86) 상에 반도체 소자(88)를 실장하고, 상기 반도체 소자(88)의 상부면과 범프(90) 및 내부 리드(84)에 보호용 수지(94)를 코팅시킨다.In a second step, the TAB tape 86 is formed such that a bonding pad (not shown) formed on the upper surface of the semiconductor device 88 is electrically connected to the inner lead 84 of the TAB tape 86 by the bump 90. The semiconductor device 88 is mounted on the upper surface of the semiconductor device 88, and the protective resin 94 is coated on the bump 90 and the inner lead 84.
3단계로서, 이와 같이 금속 패드(96)가 형성되어진 TAB 테이프(86)를 제 2 실시예에서와 같이 스트립 단위로 이송한 뒤, 상기 TAB 테이프(86)의 하단부에 도 2A에서 제시된 LGA를 스트립 단위로 이송시키고, 인식카메라를 이용하여 상기 LGA의 돌기 핀(44)과 TAB 테이프(86)의 금속 패드(96)를 정확하게 정렬시킨다. 이때, 이송량은 X,Y축이 조정될 수 있도록 설계된 각각의 서보 모터에 의해 제어된다.In step 3, the TAB tape 86 having the metal pads 96 formed thereon is transferred in strip units as in the second embodiment, and then the LGA shown in FIG. 2A is stripped at the lower end of the TAB tape 86. The unit is transferred in units, and the pins 44 of the LGA and the metal pads 96 of the TAB tape 86 are accurately aligned using a recognition camera. At this time, the feed amount is controlled by each servo motor designed to adjust the X, Y axis.
4단계로서, 상기 LGA측에 미리 정렬시킨 본드 장비를 이용하여, 상기 TAB 테이프(86)의 금속 패드(96)와 상기 LGA의 금속 돌기 핀(44)을 고온, 고압에 의한 열압착 방법으로 접합시킨다.In step 4, bonding the metal pad 96 of the TAB tape 86 and the metal protruding pin 44 of the LGA by a thermocompression bonding method using a high temperature and a high pressure by using the bonding equipment pre-aligned to the LGA side. Let's do it.
5단계로서, 상기 LGA의 리드프레임(40) 가장자리부를 들어 올려주어, 돌기 핀(44)과 제2 지지부(48)가 연결되어 있는 ⓓ 부분을 분리시키므로써, 본 공정을 완료한다. 이러한 방법으로 LGA를 부착시킬 경우, 리드프레임 가공시 미리 형성시킨 금속 돌기 핀(44)이 TAB 테이프(86) 상의 면격자 금속 패드(96)와 맞추어 접합되어지게 되므로, 이들이 전극 핀으로서의 역할을 하게 된다.As a fifth step, by lifting the edge portion of the lead frame 40 of the LGA, by separating the ⓓ portion is connected to the projection pin 44 and the second support portion 48, the present process is completed. In the case of attaching the LGA in this manner, the metal protrusion pins 44 formed during the lead frame processing are bonded together with the surface lattice metal pads 96 on the TAB tape 86 so that they serve as electrode pins. do.
그 결과, 도 5A에서 알 수 있듯이 TAB 테이프(86)의 내부 리드(84)와 반도체 소자(88)의 상면에 형성된 본딩 패드(미 도시)가 범프(90)에 의해 전기적으로 연결되도록 상기 TAB 테이프(86) 상에 반도체 소자(88)가 탑재되고, 상기 반도체 소자(88)의 본딩 패드와 상기 내부 리드(84)가 보호용 수지(94)에 의해 코팅되고, 상기 TAB 테이프(86)의 금속 패드(96)에 표면에 소정 두께의 Sn-Pb계 합금(50)이 도포되어 있는 금속 돌기 핀(44)이 부착된 구조의 TAB LGA 패키지가 완성된다.As a result, as shown in FIG. 5A, the TAB tape is connected such that an inner lead 84 of the TAB tape 86 and a bonding pad (not shown) formed on the upper surface of the semiconductor element 88 are electrically connected by the bump 90. The semiconductor element 88 is mounted on the 86, the bonding pad of the semiconductor element 88 and the inner lead 84 are coated with the protective resin 94, and the metal pad of the TAB tape 86. A TAB LGA package having a structure with a metal protrusion pin 44 having a predetermined thickness Sn-Pb alloy 50 coated on the surface 96 is attached.
한편, 도 5A의 TAB LGA는 도 5B에 도시된 TAB LGA에서와 같이 미리 금속 패드가 형성될 부분의 폴리이미드 테이프(80) 내부에 사진식각공정이나 드릴 방법등을 이용하여 0.1 ~ 1.0mm 크기를 갖는 콘택 홀을 형성한 뒤, 상기 폴리이미드 테이프(80) 상에 접착층(82)을 형성하고, 그 위에 Cu 박막을 적층 한 후, 식각공정을 이용하여 제품 규격에 맞도록 내부 리드(84) 역할을 하는 금속 배선을 형성하고, 상기 콘택 홀 내부의 Cu 박막을 제거하여, 먼저 콘택 홀이 형성되어 있는 TAB 테이프(86)를 형성한 다음, 상기 콘택 홀 내에 표면에 소정 두께의 Sn-Pb계 합금(50)(또는 Ni-Au 합금)이 도포되어 있는 금속 돌기 핀(44)을 삽입하는 방식으로 제조할 수도 있다. 이 경우, 도시된 바와 같이 상기 콘택 홀 주변에 Cu로 이루어진 금속 패드(96)가 남도록 공정을 진행함에 유의한다.Meanwhile, the TAB LGA of FIG. 5A may have a size of 0.1 to 1.0 mm using a photolithography process or a drill method inside the polyimide tape 80 where a metal pad is to be formed in advance, as in the TAB LGA of FIG. 5B. After forming the contact hole having a, the adhesive layer 82 is formed on the polyimide tape 80, the Cu thin film is laminated thereon, and then serves as the inner lead 84 to meet the product specifications using an etching process. And forming a TAB tape 86 in which the contact hole is formed by removing the Cu thin film inside the contact hole, and then forming a Sn-Pb-based alloy having a predetermined thickness on the surface in the contact hole. It can also manufacture by inserting the metal projection pin 44 to which 50 (or Ni-Au alloy) is apply | coated. In this case, it is noted that the process is performed such that the metal pad 96 made of Cu remains around the contact hole as shown.
이와 같이 공정을 진행할 경우, 도 5A에 도시된 TAB LGA 패키지와 다른 구성 요소들의 구조는 동일하고, 단지 TAB 테이프(86) 내에 관통 홀이 형성되어 있어, 이 관통 홀 내부에 금속 돌기 핀(44)이 삽입되어 있는 것에만 구조상에 차이가 있는 TAB LGA 패키지가 제공된다.In this case, the structure of the TAB LGA package and other components shown in FIG. 5A is the same, and only through holes are formed in the TAB tape 86, so that the metal projection pins 44 are formed inside the through holes. The only difference is the TAB LGA package, which differs in structure.
이러한 구조를 가지도록 반도체 패키지(예컨대, 플라스틱 LGA 패키지나 TAB LGA 패키지)를 제조할 경우, 금속 돌기 핀이 금속 패드와 접합되어 전극 핀으로서의 역할을 하게 되므로, 기존의 볼 부착에 의한 방법보다 미세 핀 배열 작업이 용이하여 상대적으로 수율향상을 기할 수 있게 된다.When manufacturing a semiconductor package (eg, a plastic LGA package or a TAB LGA package) having such a structure, since the metal protrusion pins are bonded to the metal pads to serve as electrode pins, they are finer than conventional ball attachment methods. It is easy to arrange the work so that the yield can be improved relatively.
상술한 바와 같이 본 발명에 의하면, 반도체 패키지 제조시, 솔더 볼 부착 방식이 아닌 리드프레임 가공시 미리 형성시킨 금속 돌기 핀을 금속 패드에 맞춰 접합시키는 방식을 채택하므로써, 1) 미세 피치 및 하이 핀이 요구되는 고집적화된 반도체 패키지를 구현할 수 있고, 2) 솔더 볼 부착시 요구되는 솔더 크림의 로진 성분 제거를 위한 세정 공정 및 리플로우(reflow) 공정을 스킵할 수 있어 공정단순화를 이룰수 있으며, 3) 미세 핀 배열시 볼 부착에 의한 방법보다 작업이 용이하여 수율향상을 기할 수 있게 된다.As described above, according to the present invention, by adopting a method of joining the metal protrusion pins formed in advance during the lead frame processing instead of the solder ball attachment method in the manufacturing of a semiconductor package according to the metal pad, 1) fine pitch and high pin It is possible to realize the required highly integrated semiconductor package, and 2) it can simplify the process by skipping the cleaning process and the reflow process to remove the rosin component of the solder cream required to attach the solder balls. When arranging the pin, it is easier to work than the method by attaching the ball, thereby improving the yield.
Claims (42)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970002026A KR100246848B1 (en) | 1997-01-24 | 1997-01-24 | Land grid array and a semiconductor package having a same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970002026A KR100246848B1 (en) | 1997-01-24 | 1997-01-24 | Land grid array and a semiconductor package having a same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980066450A true KR19980066450A (en) | 1998-10-15 |
| KR100246848B1 KR100246848B1 (en) | 2000-03-15 |
Family
ID=19495446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970002026A KR100246848B1 (en) | 1997-01-24 | 1997-01-24 | Land grid array and a semiconductor package having a same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100246848B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443906B1 (en) * | 2000-10-02 | 2004-08-09 | 삼성전자주식회사 | chip scale package, printed circuit board, and method of designing a printed circuit board |
-
1997
- 1997-01-24 KR KR1019970002026A patent/KR100246848B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443906B1 (en) * | 2000-10-02 | 2004-08-09 | 삼성전자주식회사 | chip scale package, printed circuit board, and method of designing a printed circuit board |
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|---|---|
| KR100246848B1 (en) | 2000-03-15 |
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