KR19980065746A

KR19980065746A - Semiconductor memory device

Info

Publication number: KR19980065746A
Application number: KR1019970000859A
Authority: KR
Inventors: 김승인
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1997-01-14
Filing date: 1997-01-14
Publication date: 1998-10-15

Abstract

반도체 메모리 소자를 개시하고 있다. 이는, 셀어레이부 끝에 위치하는 더미 셀의 액티브 패턴들이 서로 연결되어 바 형태로 형성된 최외각 활성영역 패턴; 상기 최외각 활성영역 패턴 상에 형성되고, 상기 바 형태의 활성영역 패턴과 평행하도록 배치된 두 개의 더미 게이트 라인; 및 상기 더미 게이트 라인과 수직하게 배치되고, 그 끝부분이 셀어레이부 끝의 활성영역 패턴 상에 위치하는 비트라인을 구비하는 것을 특징으로 한다. 따라서, 레이아웃 변경을 통해 비트 라인과 스토리지 전극이 쇼트되는 것을 방지할 수 있다.A semiconductor memory device is disclosed. This includes: an outermost active region pattern in which a plurality of active patterns of dummy cells positioned at the end of the cell array unit are connected to each other and formed in a bar shape; Two dummy gate lines formed on the outermost active region pattern and disposed to be parallel to the bar-shaped active region pattern; And a bit line disposed perpendicular to the dummy gate line and having an end thereof positioned on an active region pattern at the end of the cell array portion. Therefore, the bit line and the storage electrode may be prevented from being shorted by changing the layout.

Description

Semiconductor memory device

본 발명은 반도체 메모리 소자 제조방법에 관한 것으로, 특히 비트 라인과 스토리지 전극이 쇼트되는 것이 방지된 반도체 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a semiconductor memory device in which a bit line and a storage electrode are prevented from shorting.

반도체 메모리 소자가 고집적화되고 단위 소자를 연결함에 있어서 배선 라인들 간의 배열이 큰 문제로 대두되고 있다. 특히 배선 라인들의 수평 배열도 중요하지만 층간 절연층을 사이에 두고 수직 형성될 때 배선 라인들이 쇼트(short)되는 것을 방지하는 것도 중요하다.In the semiconductor memory device is highly integrated and the unit devices are connected, the arrangement between the wiring lines is a big problem. In particular, the horizontal arrangement of the wiring lines is important, but it is also important to prevent the wiring lines from shorting when they are vertically formed with an interlayer insulating layer therebetween.

통상적으로 상부 및 하부 배선 라인 사이의 분리(isolation)는 층간 절연층으로 구현하는데, 이때 하부 배선 라인의 요철로 인해 절연 물질의 플로우 상태가 균일하지 못하고 요철 부분에서는 층간 절연층의 두께가 더욱 얇아지게 된다.In general, the isolation between the upper and lower wiring lines is implemented as an interlayer insulating layer, whereby the flow of the insulating material is not uniform due to the unevenness of the lower wiring line, and the thickness of the interlayer insulating layer becomes thinner at the uneven portion. do.

이러한 상태에서 상부 배선 라인을 형성하면, 요철 부분에서 상부 배선 라인과 하부 배선 라인이 쇼트(short)되어 소자의 불량이 야기된다.When the upper wiring line is formed in such a state, the upper wiring line and the lower wiring line are shorted at the uneven portion, causing a failure of the device.

도 1 및 도 2는 종래 기술에 따라 제조된 반도체 메모리 소자를 설명하기 위해 도시한 단면도 및 레이아웃도로서, 도 2는 활성영역 패턴만을 도시하였다.1 and 2 are cross-sectional views and layout views illustrating a semiconductor memory device manufactured according to the prior art, and FIG. 2 illustrates only an active region pattern.

도 1을 참조하면, 셀어레이부와 주변회로부로 구분된 반도체 기판(10) 상에 활성영역과 소자분리영역을 한정하는 필드산화막(12)이 형성되어 있으며, 그 위에 제1 층간절연층(16)에 의해 절연되는 게이트 전극(14), 및 비트라인(18)이 형성되어 있다. 상기 비트라인(18)은 스토리지 전극(22)과 제2 층간절연층(20)에 의해 절연되어 있으며, 상기 스토리지 전극 상에는 유전체막(24)과 플레이트 전극(26)이 적층되어 있다.Referring to FIG. 1, a field oxide film 12 defining an active region and an isolation region is formed on a semiconductor substrate 10 divided into a cell array portion and a peripheral circuit portion, and thereon, a first interlayer insulating layer 16. The gate electrode 14 and the bit line 18 which are insulated by () are formed. The bit line 18 is insulated by the storage electrode 22 and the second interlayer insulating layer 20, and a dielectric film 24 and a plate electrode 26 are stacked on the storage electrode.

도 2를 참조하면, 셀어레이부 내의 활성영역 패턴(20)들은 서로 어긋나게 형성되어 있으며, 셀어레이부의 최외각에 존재하는 활성영역 패턴(20') 들은 사각형태로 일정간격(D)으로 이격되어 형성되어 있다.Referring to FIG. 2, the active region patterns 20 in the cell array portion are formed to be offset from each other, and the active region patterns 20 ′ existing at the outermost portion of the cell array portion are spaced apart at regular intervals D in a rectangular shape. Formed.

여기에서 도시된 바와 같이 종래 기술에 따르면, 셀어레이부 최외각의 필드산화막(12)은 비트라인 아래에까지 존재하고, 이 최외각 필드산화막(12) 상에 형성되어 있는 게이트 전극(14)들에 의해 표면에 단차가 발생하게 된다.As shown here, according to the prior art, the outermost field oxide film 12 of the cell array portion is present below the bit line, and is formed on the gate electrodes 14 formed on the outermost field oxide film 12. This causes a step on the surface.

이러한 표면 단차는 평탄화공정을 어렵게 하는 요인이 되며 결국, 비트라인의 끝부분과 스토리지 전극(22)이 오버레이되는 지점의 제2 층간절연층(20)이 얇게 형성된다. 이로 인해, 상기 비트 라인(18)과 상기 스토리지 전극(22)이 쇼트되는 문제점이 발생되고 반도체소자 제조수율이 저하된다. 이러한 문제점은 도시된 바와 같이 셀어레이부 내에서 끝나는 비트라인에서만 발생되는 것이 아니고, 주변회로부까지 신장된 비트라인에서도 발생될 수 있다.This surface step becomes a factor that makes the planarization process difficult, and as a result, the second interlayer insulating layer 20 at the point where the bit line ends and the storage electrode 22 are overlaid is formed thin. As a result, a problem occurs in that the bit line 18 and the storage electrode 22 are shorted, and the yield of semiconductor device manufacturing is lowered. This problem is not only generated in the bit line ending in the cell array unit as shown, but may also occur in the bit line extended to the peripheral circuit unit.

본 발명이 이루고자 하는 기술적 과제는, 레이아웃 변경을 통해 비트 라인과 스토리지 전극이 쇼트되는 것이 방지된 반도체 메모리 소자를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor memory device in which a bit line and a storage electrode are prevented from being shorted through a layout change.

도 1 및 도 2는 종래 기술에 따라 제조된 반도체 메모리 소자를 설명하기 위해 도시한 단면도 및 레이아웃도이다.1 and 2 are cross-sectional views and layout views illustrating a semiconductor memory device manufactured according to the prior art.

도 3은 본 발명의 바람직한 실시예에 따른 반도체소자를 설명하기 위해 도시한 레이아웃도이다.3 is a layout diagram illustrating a semiconductor device according to a preferred embodiment of the present invention.

상기 과제를 이루기 위하여 본 발명은, 셀어레이부 끝에 위치하는 더미 셀의 액티브 패턴들이 서로 연결되어 바 형태로 형성된 최외각 활성영역 패턴; 상기 최외각 활성영역 패턴 상에 형성되고, 상기 바 형태의 활성영역 패턴과 평행하도록 배치된 두 개의 더미 게이트 라인; 및 상기 더미 게이트 라인과 수직하게 배치되고, 그 끝부분이 셀어레이부 끝의 활성영역 패턴 상에 위치하는 비트라인을 구비하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.In order to achieve the above object, the present invention, the outermost active region pattern formed in a bar form by connecting the active pattern of the dummy cell located at the end of the cell array unit; Two dummy gate lines formed on the outermost active region pattern and disposed to be parallel to the bar-shaped active region pattern; And a bit line disposed perpendicular to the dummy gate line and having an end portion thereof positioned on an active region pattern at an end of the cell array portion.

따라서, 레이아웃 변경을 통해 비트 라인과 스토리지 전극이 쇼트되는 것이 방지된다.Therefore, the bit line and the storage electrode are prevented from being shorted through the layout change.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 바람직한 실시예에 따른 반도체소자를 설명하기 위해 도시한 레이아웃도로서, 편의상 활성영역 패턴만을 도시하였다.FIG. 3 is a layout diagram illustrating a semiconductor device in accordance with an embodiment of the present invention. For convenience, only an active region pattern is illustrated.

도시된 바와 같이 본 발명의 바람직한 실시예에 따르면, 활성영역 패턴(50)의 레이아웃을 변경하여, 주변회로부와 인접한 셀어레이부의 소정영역 내에 필드산화막을 형성하지 않는다. 이를 도2에 도시된 종래의 활성영역 패턴 레이아웃과 비교하여 보면, 셀어레이부 최외각에 형성되는 활성영역 패턴 사이에는 종래와 같은 스페이스(도 2의 D 참조)가 존재하지 않으며, 따라서 셀어레이부 최외각의 활성영역 패턴(50')은 바(Bar) 형태를 갖도록 형성된다.As shown, according to the preferred embodiment of the present invention, the layout of the active region pattern 50 is changed so that the field oxide film is not formed in a predetermined region of the cell array portion adjacent to the peripheral circuit portion. Comparing this with the conventional active area pattern layout shown in FIG. 2, there is no conventional space (see FIG. 2D) between the active area patterns formed at the outermost part of the cell array part, and thus the cell array part. The outermost active region pattern 50 'is formed to have a bar shape.

이와 같이 비트라인 끝부분 아래에 위치하는 필드산화막을 제거함으로써, 이후 증착되는 층들에 의해 발생되는 표면 단차와 기울기를 줄일 수 있다.As such, by removing the field oxide layer positioned below the bit line end, the surface step and the slope caused by the later deposited layers can be reduced.

이때, 상기 바 형태의 최외각 활성영역 패턴(50')에 의해 형성되는 활성영역 상에는 두 개의 게이트 라인(도시되지 않음)이 형성된다. 이 경우 두 게이트라인 중 끝에서 두 번째 형성된 게이트라인이 통상 접지선이 되기 때문에, 두 개의 게이트라인 아래에서 연결되어 형성되어 있는 상기 최외각 활성영역 패턴(50')에 의해 활성영역간의 쇼트로 인한 스토리지 전극간의 데이터 교류가 발생되지 않는다.In this case, two gate lines (not shown) are formed on the active region formed by the bar outermost active region pattern 50 ′. In this case, since the second gate line formed at the end of the two gate lines is normally a ground line, storage due to a short between active regions is caused by the outermost active region pattern 50 'formed by being connected under two gate lines. No data exchange between the electrodes occurs.

만약, 셀어레이부 끝에 놓여 있는 반쪽의 활성영역 패터을 셀 어레이부 끝에서 안쪽으로 두 번째에 있는 게이트 아래에 두지 않고 바깥쪽으로 활성영역 패턴을 줄일 경우 스토리지 전극의 실리콘 기판과의 접속을 위한 접촉창이 활성영역 에지에 형성되어 스토리지 전극과 실리콘 기판과의 쇼트를 유발하게 되고, 인접 비트라인과의 데이터 교류가 쉽게 이루어져 소자의 신뢰성에 악영향을 미치게 된다.If the active area pattern of the half placed at the end of the cell array portion is not placed under the second gate inward from the end of the cell array portion, and the active area pattern is reduced outward, the contact window for connecting the storage electrode to the silicon substrate is provided. It is formed at the edge of the active region to cause a short between the storage electrode and the silicon substrate, and the data exchange between the adjacent bit line is easy to adversely affect the reliability of the device.

따라서, 셀어레이부 끝에 위치한 최외각 활성영역 패턴(50') 중 반쪽 활성영역 층들은 셀어레이부 끝에서 두 번째에 위치한 게이트 전극 아래에 오버랩 되도록 하고, 비활성영역이 없는 활성영역 층들은 셀어레이부 끝에 위치한 게이트 전극 아래에 오버랩되도록 하여 적정 셀 어레이와 주변회로영역의 전기적 절연을 유지함과동시에 주변회로부 동작시 전자 또는 정공이 실리콘 기판을 통하여 셀 내의 데이터에 손상을 주지 않도록 한다.Accordingly, the half of the outermost active region patterns 50 'positioned at the end of the cell array portion overlap the bottom of the gate electrode located second from the end of the cell array portion, and the active region layers without the inactive region are the cell array portion. It overlaps under the gate electrode at the end to maintain electrical insulation of the proper cell array and the peripheral circuit area while preventing electrons or holes from damaging the data in the cell through the silicon substrate during operation of the peripheral circuit part.

본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to this, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.

이상, 설명된 바와 같이 본 발명에 의한 반도체 메모리 소자는, 활성영역의 레이아웃 중 최외각 활성영역 패턴을, 셀어레이부 끝에 위치하는 더미 셀의 액티브 패턴들이 서로 연결되어 바 형태로 형성함으로써, 비트 라인과 스토리지 전극이 쇼트되는 것을 방지할 수 있다.As described above, in the semiconductor memory device according to the present invention, the bit line is formed by forming the outermost active area pattern of the layout of the active area in the form of bars in which the active patterns of the dummy cells positioned at the end of the cell array are connected to each other. It is possible to prevent the and storage electrodes from shorting.

Claims

An outermost active region pattern in which the active patterns of the dummy cells positioned at the end of the cell array portion are connected to each other and formed in a bar shape; Two dummy gate lines formed on the outermost active region pattern and disposed to be parallel to the bar-shaped active region pattern; And a bit line disposed vertically to the dummy gate line and having an end portion thereof positioned on an active region pattern at an end of the cell array portion.