KR19980064489A - METHOD AND APPARATUS FOR MANUFACTURING A MIXED, HIGH-SPEED GATE AND CAPACITIVE INSUMER - Google Patents

METHOD AND APPARATUS FOR MANUFACTURING A MIXED, HIGH-SPEED GATE AND CAPACITIVE INSUMER Download PDF

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맥렐란 에스.더블류
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Abstract

성장한 제1 산화막(3)을 이용하여, 게이트 또는 커패시터 절연체 구조를 만드는 단계와, 상기 성장한 산화막위에 높은 k를 가진 유전체(4)를 침착시키는 단계와, 그 후에 한 개의 산화막(5)을 침착시키는 단계로 구성되어 있는 방법. 침착된 산화막은 산화대기중에서 밀도가 증가된다. 게이트 또는 커패시터 플레이트와 같은 전도막(6)은 침착된 산화막위에 형성될 수도 있다. 최종 구조는 성장한 제1 산화막(3), 높은 k를 가지는 상기 성장한 산화막 위에 형성된 유전체(4)와, 그리고, 상기 높은 k를 가진 유전체 산화막위에 있는 침착된 산화막(5)을 가지게 된다. 상기 침착된 산화막위에 있는 전도막(6)은 게이트 또는 커패시터 플레이트로 사용된다.Using the grown first oxide film 3 to form a gate or capacitor insulator structure, depositing a high k dielectric 4 over the grown oxide film, and then depositing one oxide film 5 How the steps are organized. The deposited oxide film increases in density in the atmosphere of oxidation. A conductive film 6, such as a gate or capacitor plate, may be formed over the deposited oxide film. The final structure has a grown first oxide film 3, a dielectric 4 formed over the grown oxide film having a high k, and a deposited oxide film 5 over the dielectric oxide film having a high k. The conductive film 6 on the deposited oxide film is used as a gate or capacitor plate.

Description

혼합된, 높은 K의 게이트와 커패시터 절연층을 만드는 방법과 그에 관한 장치METHOD AND APPARATUS FOR MANUFACTURING A MIXED, HIGH-SPEED GATE AND CAPACITIVE INSUMER

본 발명은 일반적으로 집적회로에 관한 것이며, 특히, 높은 유전체상수(K)를 가지고 있는 게이트 또는 커패시터에 관한 것이다.The present invention relates generally to integrated circuits and, more particularly, to gates or capacitors having a high dielectric constant (K).

집적회로의 크기들이 작아짐에 따라, 메모리 저장 커패시터의 경우와 같이, 소정의 회로소자에 대한 용량은 감소하며, 동작전압도 감소된다.As the sizes of integrated circuits become smaller, as in the case of memory storage capacitors, the capacity for a given circuit element is reduced and the operating voltage is also reduced.

트랜지스터들이 낮은 전압에서 신뢰성 있게 동작하기 위해서는, 트랜지스터의 임계전압이 낮아진다. 임계전압을 낮추는 한 가지 방법은 트랜지스터 채널과 트랜지스터 게이트를 분리시키는 절연체(보통 실리콘 이산화물막)를 얇게 만드는 것이다. 그러나, 매우 얇은 절연층의 두께에서는 (예 : 3,5 nm보다 적은 두께의 산화막), 산화막이 핀홀(pinholes)의 영향을 받게되며, 누설(leakage)이 너무 크게 된다. 게다가, 만약 산화물이 2.5nm보다 작다면, 트랜지스터 채널로부터 나온 전자들을 터넬링(tunneling)시키는 일이 발생되며, 트랜지스터의 성능을 저하시키게 된다. 높은 유전체 상수(k)를 가지고 있는 물질들을 게이트와 트랜지스터 채널 사이에 있는 게이트 절연체로 포함시킴으로써, 게이트는 채널에 좀 더 효과적으로 이동되어진다. 그러나. 높은 k를 가지는 물질(강유전성의 유전체)을 이용하는 방법은 전적으로 만족스럽지 못했다. 그 이유는 격자 미스매치(lattice mismatch)에 의해 발생되는 실리콘/유전체 인터페이스와 유전체 내의 결함들로 인해 과도한 게이트가 기판누설을 야기시키기 때문이다.In order for the transistors to operate reliably at low voltages, the threshold voltage of the transistors is lowered. One way to lower the threshold voltage is to thin the insulator (usually silicon dioxide) that separates the transistor channel from the transistor gate. However, at the thickness of very thin insulating layers (eg oxide films less than 3,5 nm thick), the oxide films are affected by pinholes and the leakage is too large. In addition, if the oxide is less than 2.5 nm, tunneling electrons from the transistor channel occurs, which degrades the transistor's performance. By incorporating materials with high dielectric constants (k) into the gate insulator between the gate and transistor channels, the gate is moved more efficiently to the channel. But. The use of high k materials (ferroelectric dielectrics) was not entirely satisfactory. The reason is that excessive gates cause substrate leakage due to defects in the dielectric and the silicon / dielectric interface caused by lattice mismatch.

감소된 크기와 낮아진 동작전압은 정보를 저자하기 위해 커패시터가 사용되는 동적 메모리에 있어서는 특별하게 중요하다. 많은 메모리 셀들이 소정의 메모리 어레이에 추가되고, 크기들이 감소되어, 여분의 셀들이 적당한 칩 크기내에 추가될 수 있으므로, 저장 커패시터들의 크기는 그에 따라 감소된다. 저장 커패시터들의 용량이 낮아지고, 커패시터들에 가해지는 전압이 감소하는 경우에는, 메모리에 더 많은 에러가 발생하게 된다. 커패시터 크기의 감소를 보상하고, 용량을 유지하기 위해서는, 두 가지의 방법들이 따로 사용되거나 또는 합쳐서 사용될 수 있다. 즉, 유전체 상수를 증가시키고, 유전체를 가늘게 하는 것이다. 그러나, 두 방법에 있어서도 동일한 문제점들이 발생된다.Reduced size and lower operating voltages are particularly important for dynamic memory where capacitors are used to author information. Since many memory cells are added to a given memory array and the sizes are reduced so that extra cells can be added within a suitable chip size, the size of the storage capacitors is reduced accordingly. If the capacity of the storage capacitors is lowered and the voltage applied to the capacitors is reduced, more errors will occur in the memory. To compensate for the reduction in capacitor size and to maintain capacity, two methods can be used separately or in combination. That is, the dielectric constant is increased and the dielectric is thinned. However, the same problems arise in both methods.

실제적인 면에서 고찰해 볼 때에, 만약 누설/결함 문제들이 만족스럽게 해결될 수 있다면, 0.35μm와 그 이하의 크기에서는 상기 문제점들을 해결하기 위해 높은 k 물질의 사용이 가장 바람직스럽다.In practical considerations, if leakage / defect problems can be satisfactorily solved, the use of high k materials is most desirable to solve these problems at sizes of 0.35 μm and below.

그러므로, 높은 유전체 상수의 물질들을 포함시키는 장치의 제조방법에서 발생되는 결함과 누설들을 감소시키기 위해, 높은 유전체물질들을 집적회로내에 포함시킬 필요가 있게 되었다.Therefore, in order to reduce defects and leakages generated in a method of manufacturing a device including high dielectric constant materials, it is necessary to include high dielectric materials in an integrated circuit.

본 발명의 상기 특징과 다른 장점들은 제1 항에 따르는 집적회로를 제작하는 방법에 의해 얻어진다. 게다가, 상기 특징들은 제6 항에 인용된 구조를 가지고 있는 집적회로에 의해 얻어진다.The above features and other advantages of the present invention are obtained by a method of manufacturing an integrated circuit according to claim 1. In addition, the above features are obtained by an integrated circuit having the structure recited in claim 6.

도1은 본 발명의 한 실시예에 따라 제조된 게이트 산화물을 가지고 있는 부분적으로 형성된 트랜지스터의 단면을 도시한 도면.1 is a cross-sectional view of a partially formed transistor having a gate oxide made in accordance with one embodiment of the present invention.

도2는 본 발명의 다른 실시예에 따라 제조된 유전체층을 가지고 있는 부분적으로 형성된 폴리실리콘-폴리실리콘 커패시터의 단면을 도시한 도면.FIG. 2 shows a cross section of a partially formed polysilicon-polysilicon capacitor having a dielectric layer made in accordance with another embodiment of the present invention. FIG.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 웨이퍼 4 : 유전체막1: wafer 4: dielectric film

3 : 절연막 5 : 산화막3: insulating film 5: oxide film

일반적으로, 본 발명은 도1을 참조하여 설명된다. 본 발명의 한 실시예에 따라, 그리고, 다음에 좀 더 자세히 기술되겠지만, 산화되는 막(2)을 가지고 있는 여기에서는, 실리콘 기판을 가지고 있는 웨이퍼(1)는 폴리실리콘 막과 같은 어떤 산화될 수 있는 막이다. 그리고 절연막(3)위에 성장하게 된다. 막(3)은 기판92)의 산화물이다. 막(3)위에는 높은 유전체 상수를 가진 물질(4)(여기에서는 높은 k를 갖는 유전체 물질이라고 부르겠다.)의 막이 침착되어 있다. 막(4)위에는 산화막(5)이 침착되어 있다. 침착된 산화막(5)은 밀도가 증가된다.In general, the present invention is described with reference to FIG. According to one embodiment of the present invention, and as will be described in more detail below, here having a film 2 to be oxidized, the wafer 1 having a silicon substrate can be oxidized to some kind, such as a polysilicon film. It is just that. Then, it grows on the insulating film 3. The film 3 is an oxide of the substrate 92. On the film 3, a film of a material 4 having a high dielectric constant (hereafter referred to as a high k dielectric material) is deposited. An oxide film 5 is deposited on the film 4. The deposited oxide film 5 is increased in density.

좀 더 자세히 설명하자면, 웨이퍼(1)는 산화막(3)을 성장시키는 실리콘 기판(2)을 포함하고 있다. 여기에서는, 실리콘 이산화막이 실리콘 기판(2)위에 성장된다. 막(3)은 1에서 2nm두께의 산화물을 형성하기 위해서, 650도에서 900도의 온도와 0.25 토르 에서 10 토르(torr)의 압력을 가지고 있는 종래의 건식산화대기 서, 성장하게 된다. 상기 두께는 핀홀의 형성을 제거하고, 우수한 기판/산화물 인터페이스를 만들기 위해서는, 결정적인 크기는 아니지만, 충분한 크기이다. 산화물이 건식 대기에서 성장하는 반면에, 습식대기(증기)에서도 성장할 수 있다.In more detail, the wafer 1 includes a silicon substrate 2 on which an oxide film 3 is grown. Here, a silicon dioxide film is grown on the silicon substrate 2. The film 3 is grown in a conventional dry oxidation atmosphere having a temperature of 650 to 900 degrees and a pressure of 0.25 to 10 torr to form an oxide of 1 to 2 nm thickness. The thickness is not critical but sufficient enough to eliminate the formation of pinholes and to make a good substrate / oxide interface. While oxides grow in a dry atmosphere, they can also grow in wet atmosphere (steam).

막(3)은 나중에 침착된 높은 유전체막(4)과 하부의 실리콘 기판(2) 사이에 있는 스트레인(strain)을 감소시키게 된다. 그리고, 실리콘 내의 불필요한 표면상태들을 감소시키기 위해서, 실리콘에 우수한 인터페이스를 제공한다. 막(3)이 없다면, 기판(2)과 나중에 침착된 막(4) 사이에서 발생하는 격자 미스매치는 막들 사이의 인터페이스에서 결점들을 발생시켜, 유전체 전체의 품질을 저하시킨다고 알려져 있다.The film 3 will reduce the strain between the later deposited high dielectric film 4 and the underlying silicon substrate 2. And in order to reduce unnecessary surface conditions in the silicon, it provides a good interface to the silicon. Without the film 3, lattice mismatch between the substrate 2 and the later deposited film 4 is known to cause defects at the interface between the films, thereby degrading the quality of the entire dielectric.

성장한 유전체 막(3)위에는 높은 유전체 물질, 즉 강유전성의 물질의 막 또는 막들(4)이 침착되어 있으며. 이 물질은 실리콘 이산화물보다 더 큰 유전체 상수를 가지고 있다. 이러한 물질은 Ta2O5,TiO2, SrO3이산화물을 포함하고 있는 물질들과 MTiO3의 페로브스카이트(perovskite)물질의 그룹이 된다. 이 때에, M은 Sr, Ba, La, Pb, BAxSr1-x,PbxLa1-x가 된다. 이러한 막들의 결함이 사용될 수 있으며, 또한 실리콘 이산화물과 같은 삽입된 절연막들은 추가될 수 있다는 것이 밝혀졌다. 막의 대표적인 두께는 2 에서 20nm 까지이며, 플라즈마가 개선되고, 이온빔이 존재하고 있는 방법 또는 오존의 낮은 압력 화학적 증기침착(ozone low pressure chemical vapor deposition : LPCVD)법 이나 금속유기 화학적 증기침착(metalorganic chemical vapor deposition : MOCVD)처리에의해 형성된다. 이러한 처리들의 보기들은 응용물리학의 일본저널 1994년 10월호, 통권 V33 호의 페이지 5897-5902에 게재된 Preparation of(Ba,Sr)TiO3Thin Films by Chemical Vapor Deposition using Liquid Sources와 1994년 3월호 통권65호 페이지 365-367에 게재된 Preparation of PbTiO3Thin films by plasma Enhanced Metalorganic Chemical Vapor Deposition에 서술되어 있다.On the grown dielectric film 3, a high dielectric material, that is, a film or films 4 of ferroelectric material, is deposited. This material has a larger dielectric constant than silicon dioxide. These materials are a group of materials containing Ta 2 O 5 , TiO 2 , SrO 3 dioxide and perovskite material of MTiO 3 . At this time, M is Sr, Ba, La, Pb, BA x Sr 1-x, Pb x La 1-x . It has been found that defects in these films can be used and that intercalated insulating films, such as silicon dioxide, can be added. Typical thicknesses of the membranes range from 2 to 20 nm, plasma is improved, ion beams are present, ozone low pressure chemical vapor deposition (LPCVD), or metalorganic chemical vapor deposition. deposition is formed by MOCVD). Examples of such treatments are the Preparation of (Ba, Sr) TiO 3 Thin Films by Chemical Vapor Deposition using Liquid Sources, published in the Japanese Journal of Applied Physics, October 1994, vol. It is described in the Preparation of PbTiO 3 Thin films by plasma Enhanced Metalorganic Chemical Vapor Deposition, pages 365-367.

막(4)이 형성된 뒤에는, 실리콘 이산화막(5)이 침착된다. 이러한 막은 1에서 3nm 의 두께를 가지며, 막(4)을 침착시키기 위해 사용되는 방법과 동일하게 LPCVD반응기에서 형성된다. 실리콘에 대한 대표적인 소스 개스들은 테트라에틸오소실리케이트(TEOS) 또는 실란을 포함한다.After the film 4 is formed, the silicon dioxide film 5 is deposited. This film has a thickness of 1 to 3 nm and is formed in the LPCVD reactor in the same manner as the method used for depositing the film 4. Representative source gases for silicon include tetraethylorthosilicate (TEOS) or silane.

막(5)은 산화 앰비언트 대기(oxidizing ambient atmosphere)내에서, 웨이퍼(1)를 종래의 밀도화(densification)어닐과정에 노출시킴으로써, 밀도가 증가된다. 이러한 처리과정의 보기는 약 5에서 20분동안, 650도에서 900도 사이의 온도와 250과 10토르 사이의 압력조건에서 동작하는 LPCVD반응기내에서 존재한다. 산화대기는 막(5)에 질소를 첨가시키기 위해서, N2O를 포함할 수 있다.The film 5 is increased in density by exposing the wafer 1 to a conventional densification annealing process in an oxidizing ambient atmosphere. An example of this process is in an LPCVD reactor operating at temperatures between 650 and 900 degrees and pressures between 250 and 10 Torr for about 5 to 20 minutes. Oxidation atmosphere may comprise N 2 O in order to add nitrogen to the membrane 5.

밀도화 과정은 막(5)의 전체품질을 개선시키며, 막(3-5)들 내에 있는 트랩(trap : 결점) 들을 제거하며, 막들(3-5)내에 있는 모든 누설을 감소시킨다.The densification process improves the overall quality of the membrane 5, removes traps in the membranes 3-5 and reduces all leakage in the membranes 3-5.

폴리실리콘과 같은 대표적인 전도막(6)은 막(5)위에 도시되어 있다. 미러한 막(6)은 게이트 또는 커패시터의 한 플레이트가 되며(다른 플레이트는 기판 또는 도시되지 않은 상부막이 된다.), 막들(3-5)의 결합들은 게이트 또는 커패시터 절연체라고 부르겠다. 상술한 밀도화 과정은 보호되지 않는다면, 막(6)이 형성된 후에, 막(6)의 산화과정과 함께, 수행된다.Representative conductive films 6, such as polysilicon, are shown on the film 5. The mirrored film 6 becomes one plate of the gate or capacitor (the other plate becomes the substrate or the top film not shown), and the combinations of the films 3-5 will be referred to as gate or capacitor insulators. If the above-described densification process is not protected, after the film 6 is formed, it is performed together with the oxidation process of the film 6.

대표적인 폴리실리콘-폴리실리콘 커패시터 구조에 대한 다른 실시예가 도2에 도시되어 있다. 웨이퍼(10)는 대표적인 산화 가능한 전도막(13)을 분리시키기 위해서, 무정형 또는 폴리실리콘(무정형 실리콘은 나중 단계에서, 전도성이 된다)과 같은 절연막(12)을 가지고 있다. 막들(14-16)은 상술한 바와 같이 도1에 있는 막들(3-5)에 대응한다. 전도막인 막(17)은 막(13)과 함께,커패시터의 플레이트들을 형성하며, 막들(14-16)은 커패시터 절연막을 형성한다.Another embodiment of a representative polysilicon-polysilicon capacitor structure is shown in FIG. The wafer 10 has an insulating film 12 such as amorphous or polysilicon (amorphous silicon becomes conductive at a later stage) to separate the representative oxidizable conductive film 13. The films 14-16 correspond to the films 3-5 in FIG. 1 as described above. The film 17, which is a conductive film, forms the plates of the capacitor together with the film 13, and the films 14-16 form a capacitor insulating film.

실리콘은 기판과 다른 막들에 대한 대표적인 물질로 서술되었으며, GaAs, InP 와 같은 다른 물질들도 사용될 수 있다.Silicon has been described as a representative material for substrates and other films, and other materials such as GaAs, InP may also be used.

Claims (11)

산화가능한 표면위에 산화막(3)을 성장시키는 단계를 포함하고 있으며, 표면에 산화가능한 막(2)을 가지고 있는 집적회로를 만드는 방법에 있어서,A method of making an integrated circuit comprising the step of growing an oxide film (3) on an oxidizable surface, the method comprising: 성장된 산화막 위에 높은 k를 갖는 유전체막(4)을 침착시키는 단계와,Depositing a high k dielectric film 4 on the grown oxide film, 높은 k를 갖는 유전체 막위에 산화막(5)을 침착시키는 단계를 포함하고 있는 것을 특징으로하는 방법.Depositing an oxide film (5) on the dielectric film having a high k. 제 1 항에 있어서, 산화대기중에서 침착된 산화물의 밀도를 높이는 단계를 추가로 포함하고 있는 방법.The method of claim 1 further comprising increasing the density of oxides deposited in the atmosphere of oxidation. 제 2 항에 있어서, 높은 k를 갖는 유전체막은 Ta2O5, TiO2그리고 페로브스카이트(perovskite)와 같은 물질들의 그룹으로부터 선택되는 방법.The method of claim 2, wherein the high k dielectric film is selected from the group of materials such as Ta 2 O 5 , TiO 2, and perovskite. 제 2 항에 있어서, 상기 페로브스카이트 물질은 MTiO3의 형태이며, M은 Sr,Ba,La,Ti,Pb, BaxSr1-x,와 PbxLa1-x의 그룹으로부터 선택되는 방법.3. The perovskite material of claim 2, wherein the perovskite material is in the form of MTiO 3 and M is selected from the group of Sr, Ba, La, Ti, Pb, Ba x Sr 1-x , and Pb x La 1-x . Way. 제 2 항에 있어서, 산화막들은 실리콘 산화물이며, 산화가능한 막은 실리콘 기판이 되는 것을 특징으로하는 방법.3. The method of claim 2 wherein the oxide films are silicon oxide and the oxidizable film is a silicon substrate. 제 5 항에 있어서, 침착된 산화막위에 전도성 막을 침착시키는 단계를 추가로 포함하고 있는 방법.6. The method of claim 5, further comprising depositing a conductive film over the deposited oxide film. 산화가능한 표면위에 성장한 산화막(3)을 가지고 있는 표면에 산화가능한 막(2)을 가지고 있는 집적회로에 있어서,In an integrated circuit having an oxidizable film (2) on a surface having an oxide film (3) grown on an oxidizable surface, 성장한 산화막위에 높은 k를 갖는 유전체막(4)과, 높은 k를 갖는 유전체막위에 침착된 산화막(5)을 가지고 있는 것을 특징으로하는 방법.And a high k dielectric film (4) on the grown oxide film and an oxide film (5) deposited on the high k dielectric film. 제 7 항에 있어서, 침착된 산화막은 밀도가 증가된 침작된 산화막인 방법.8. The method of claim 7, wherein the deposited oxide film is a deposited oxide film of increased density. 제 8 항에 있어서, 높은 k를 갖는 유전체막은 Ta2O5, TiO2그리고 페로브스카이트(perovskite)와 같은 물질들의 그룹으로부터 선택되는 방법.The method of claim 8, wherein the high k dielectric film is selected from the group of materials such as Ta 2 O 5 , TiO 2 and perovskite. 제 8 항에 있어서, 상기 페로브스카이트 물질은 MTiO3의 형태이며, M은 Sr,Ba,La,Ti,Pb, BaxSr1-x,와 PbxLa1-x의 그룹으로부터 선택되는 방법.The method of claim 8, wherein the perovskite material is in the form of MTiO 3 , M is selected from the group of Sr, Ba, La, Ti, Pb, Ba x Sr 1-x , and Pb x La 1-x Way. 제 8 항에 있어서, 산화막들은 실리콘 산화물이며, 산화가능한 막은 실리콘 기판이 되는 것을 특징으로하는 방법.9. The method of claim 8, wherein the oxide films are silicon oxide and the oxidizable film is a silicon substrate.
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* Cited by examiner, † Cited by third party
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KR100767610B1 (en) * 1999-06-25 2007-10-17 루센트 테크놀러지스 인크 Gate stack structure for integrated circuit fabrication

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