KR19980063992A - 소거 변동이 보다 적은 비휘발성 반도체 메모리의 소거 방법및 장치 - Google Patents

소거 변동이 보다 적은 비휘발성 반도체 메모리의 소거 방법및 장치 Download PDF

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Abstract

비휘발성 반도체 메모리의 전체 소거 기간을 제1 소거 모드 및 제2 소거 모드로 분할한다. 제1 소거 모드에서, 메모리 셀의 게이트를 접지 전위로 한 메모리 셀(MC00 내지 MCmn)의 소스에 정의 전압을 인가하여 최종 소거 전압(VTM1)보다 높은 소거 전압(VTM2)이 얻어질 때까지 소거 동작을 행한다. 제2 소거 모드에서, 메모리 셀의 게이트 및 소스에 각각 부의 및 정의 전압을 인가하여 최종 소거 전압(VTM1)이 얻어질 때까지 소거 동작을 행한다.

Description

소거 변동이 보다 적은 비휘발성 반도체 메모리의 소거 방법 및 장치
본 발명은 비휘발성 반도체 메모리를 소거하기 위한 방법 및 장치에 관한 것이다. 본 발명의 소거 방법 및 장치는 특히, 핫 일렉트론(hot electron)의 주입으로 기입 동작을 행하는 플래시 EEPROM 등의 반도체 메모리에 적합하며, FN(Fowlor-Nordheim) 터널링에 의해 소거된다.
전기적으로 소거 가능하고 프래그램 가능한 판독 전용 메모리(EEPROMs)는 비휘발성 반도체 메모리의 일례로서 공지된 바이다. 설명한 유형의 비휘발성 반도체 메모리에 있어서, 복수의 메모리 셀은 메모리 셀 어레이를 형성한다. 각 메모리 셀은 MOS 트랜지스터의 제어 게이트 및 실리콘 기판 사이에 전기적으로 절연되어 있는 플로우팅 게이트를 갖는다.
비휘발성 반도체 메모리의 플로우팅 게이트에서 트랩된 전자는 메모리 셀의 드레인을 플로우팅 상태에 두고서 제어 게이트에 제로 전압 또는 부의 전압을, 소스에 전자 방출용 및 정의 전압(예로, +12V)을 각각 인가함으로써 방출될 수 있다.
메모리 셀의 소스로부터 플로우팅 게이트 쪽으로 고전계가 발생되어, FN (Fowler-Nordheim) 전류가 메모리 셀의 소스로부터 플로우팅 게이트로 흐르게 된다. 종래 기술에서 잘 알려진 바와 같이, 전자는 전기 전류가 향하는 반대 방향으로 이동한다. 따라서, 플로우팅 게이트로부터 전자를 방전시킨다. 전자 방출 동작용 메모리 셀의 소스에 인가된 전자 방출용 정의 전압은 일반적으로 소스 전압 제어 회로를 통하여 공급된다.
이러한 비휘발성 반도체 메모리에 대한 메모리 소거 동작의 예로는 예를 들면, 미국 특허 제5,077,691호(이하, 제1 종래예라 함) 및 미국 특허 제5,485,423호(이하, 제2 종래예라 함)에 기재되어 있다. 간략하게, 제1 종래예는 소거 동작시 메모리 셀의 드레인(칼럼 라인: column line)을 오픈한다. 정의 전압(예를 들어, +5V) 및 부의 전압(예를 들어, -12V)가 데이터를 소거하기 위해 메모리 셀의 소스 및 게이트에 각각 인가된다. 제2 종래예는 소거 동작시 메모리 셀의 드레인을 오픈한다. 일정한 정의 전압(예를 들어, +5V)은 메모리 셀의 소스에 인가된다. 동시에, 점차 감소되는 부의 계단식 전압을 메모리 셀의 게이트에 인가한다.
제1 종래예의 플로우팅 게이트는 소거 동작 초기에 높은 부의 전위를 가진다. 플로우팅 게이트 및 실리콘 기판 간의 터널링 막은 높은 전계를 갖는다. 이는 터널링 막을 열화시키고 메모리 셀의 수명 특성을 열화시킨다.
제2 종래예는 터널막 양단의 전계를 감소시키는 효과를 갖는다. 하지만, 이 제2 종래예는 다음과 같은 단점을 갖는다. 점차 감소되는 부의 계단식 전압은 게이트 양단에 실제로 인가되는 전압을 검출하지 않고서 인가 시간에 따라 제어된다. 따라서, 전계의 감소 효과는 충분하지 않은 것으로 생각되는 소거율에 의존한다. 또한, 소거 변동의 문제점은 제1 종래예에서처럼 해결되지 않는다.
따라서, 본 발명의 목적은 소거 동작시 소스 및 게이트로의 전압 인가 타이밍을 최적화하여 소스 및 플로우팅 게이트 간의 전계를 감소시키는 수단에 의해 수명 특성의 열화를 방지할 수 있는 비휘발성 반도체 메모리를 소거하기 위한 방법을 제공하는 것이다.
본 발명의 다른 목적은 소거 시간 지속 기간을 감소시키는데 효과적인 비휘발성 반도체 메모리를 소거하기 위한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상술한 소거 방법에 적합한 비휘발성 반도체 메모리를 소거하기 위한 소거 장치를 제공하는 것이다.
본 발명은 복수의 메모리 셀을 갖는 비휘발성 반도체 메모리에 적용된다. 본 발명의 일 양상에 따르면, 비휘발성 반도체 메모리의 전체 소거 기간을 제1 소거 모드 및 제2 소거 모드로 분할한다. 제1 소거 모드에서, 각 메모리 셀의 게이트가 접지 전위를 갖는 메모리 셀의 소스에 정의 전압을 인가하여 소거 동작을 실행한다. 제2 소거 모드에서, 메모리 셀의 게이트 및 소스에 각각 부 및 정의 전압을 인가하여 소거 동작을 실행한다.
본 발명에 따른 소거 장치는 복수의 메모리 셀을 갖는 반도체 메모리에 적용된다. 소거 장치는 소거 게이트 제어 신호에 응답하여 행 디코더를 통하여 메모리 셀의 게이트에 부의 전압을 인가하기 위한 부의 전압 공급 회로, 소거 소스 제어 신호에 응답하여 공통 소스선을 통하여 메모리 셀의 소스에 정의 전압을 인가하기 위한 소스 전압 공급 회로, 행 디코더를 통하여 메모리 셀의 게이트에 검증용(for verification) 정의 전압을 인가하기 위한 정의 전압 공급 회로, 및 소거 게이트 제어 신호, 소거 소스 제어 신호 및 소정 타이밍에서 검증(verify) 제어용 신호를 발생시키는데 적합한 제어 장치를 포함한다. 제어 장치는 전체 소거 기간을 제1 소거 모드 및 제2 소거 모드로 분할한다. 제어 장치는 제1 소거 모드에서, 메모리 셀이 접지 전위를 갖도록 하기 위해 소거 게이트 제어 신호를 발생시키고, 소거 동작용 제어를 행하기 위해 메모리 셀의 소스에 정의 전압을 인가하도록 소거 소스 제어 신호를 발생시킨다. 그리고 나서, 제어 장치는 제2 소거 모드에서, 메모리 셀의 게이트에 부의 전압을 인가하도록 소거 게이트 제어 신호를 발생시키고, 소거 동작의 제어를 행하기 위해 셀의 소스에 정의 전압을 인가하도록 소거 소스 제어 신호를 발생시킨다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 및 비휘발성 반도체 메모리를 소거하기 위한 장치의 부분 도시도.
도 2는 도 1의 소거 장치의 여러 부분에서 얻어지는 신호의 파형을 도시한 도면.
도 3은 소거 동작이 도 2에 도시된 신호에 의해 실행될 때 얻어진 메모리 셀 양단의 소거 전압에 대한 임계치의 분포를 예시한 도면.
도 4는 도 1의 행 디코더 및 부의 전압 공급 회로의 일례를 도시한 회로도.
도 5는 도 4의 회로 내의 여러 부분에서 얻어지는 신호의 파형을 예시한 도면.
도 6은 도 4의 회로에 사용된 N형 트랜지스터의 일례를 도시한 단면도.
도 7은 본 발명의 제2 실시예에 따른 소거 방법을 설명하는데 사용되는 도 1의 소거 장치의 여러 부분에서 얻어지는 파형을 예시한 도면.
도면의 주요 부분에 대한 부호의 설명
11: 열 디코더
12: 판독/기입 회로
13: 행 디코더
14: 소스 전압 공급 회로
15: 부의 전압 공급 회로
16: 정의 전압 공급 회로
YS0∼YSn: 열 선택선
TS0∼TSn: 열 선택 트랜지스터
Yd, Yd': 열 방전 트랜지스터
BL0∼BLn: 열선
WL0∼WLm: 행선
MC00∼MCmn: 메모리 셀
CSL: 공통 소스선
도 1을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리를 소거하는 방법에 관하여 설명한다. 도 1은 반도체 메모리의 일부와 그에 관련된 구성 요소, 및 소거 장치를 도시한다. 반도체 메모리는 메모리 셀(MC00 내지 MCmn)를 포함한다. 메모리 셀(MC00 내지 MCmn)을 포함한다. 메모리 셀(MC00 내지 MCmn)은 행선(WL0, WL1, …, WLm) 및 열선(BL0, BL1, …, BLn) 간의 접합부에 각각 접속된다. 행선(WL0 내지 WLm)은 행 디코더(11)에 접속된다. 열선(BL0 내지 BLn)은 열 선택 트랜지스터(TS0, TS1, …, TSn)를 통하여 공통 접속선(CL)에 접속된다. 공통 접속선(CL)은 판독/기입 회로(12)에 접속된다. 열 선택 트랜지스터(TS0 내지 TSn)의 게이트는 열 선택선(YS0, YS1, …, YSn)을 통하여 열 디코더(13)에 접속된다. 상술한 구성 요소는 반도체 메모리 및 관련 구성 요소이다. 본 발명은 이하의 구성 요소가 상기 요소에 부가되는 특성을 갖는다.
메모리 셀(MC00 내지 MCmn)의 소스는 공통 소스선(CSL)에 전부 접속된다. 공통 소스선(CSL)은 소스 전압 공급 회로(14)에 접속된다. 소스 전압 공급 회로(14)는 공통 소스선(CSL)을 통하여 메모리 셀(MC00 내지 MCmn)의 소스에 정의 전압을 인가함과 동시에 소스를 접지 전위 또는 그 레벨을 갖도록 하기 위한 것이다. 소스 전압 공급 회로(14)는 소거 소스 제어 신호(ERS)의 공급원 즉, 제어 장치(도시 생략)에 접속된다.
행 디코더(11)는 부의 전압 공급 회로(15)에 접속된다. 부의 전압 공급 회로(15)는 소거 게이트 제어 신호(ERG)의 공급원에 접속된다. 부의 전압 공급 회로(15)는 행 디코더(11) 및 행선(WL0 내지 WLm)을 통하여 메모리 셀(MC00 내지 MCmn)의 게이트에 부의 전압을 인가함과 동시에 게이트가 접지 전위를 갖도록 하기 위한 것이다.
행 디코더(11)는 정의 전압 공급 회로(16)에도 접속된다. 정의 전압 공급 회로(16)는 검증 제어 신호(BCS)의 공급원 즉, 제어 장치에 접속된다. 정의 전압 공급 회로(16)는 행 디코더(11) 및 행선(WL0 내지 WLm)을 통하여 메모리 셀(MC00 내지 MCmn)의 게이트에 소거 동작 검증용 정의 전압을 인가하기 위한 것이다.
상술한 구성에 있어서, 본 발명의 제1 실시예의 특성은 이하의 두가지 점에 있다. 그 첫번째는, 소거 동작에 대한 전체 소거 기간을 제1 소거 모드 및 제2 소거 모드로 분할하는 것이다. 제1 소거 모드에서, 메모리 셀(MC00 내지 MCmn)의 게이트가 접지 전위를 갖도록 하고, 최종 소거 전압(VTM1)보다 높은 소거 전압(VTM2)에 도달할 때까지 소거 동작을 실행하도록 소스에 정의 전압을 인가한다. 한편, 제2 소거 모드에서, 게이트 및 소스에 각각 부의 전압 및 정의 전압을 인가하여 최종 소거 전압(VTM1)을 얻을 때까지 소거 동작을 실행한다. 이는 소스 및 게이트에 인가된 전압을 최적화하기 위한 수단에 의해 소스 및 플로우팅 게이트 간의 전계를 감소시키도록 행해진다.
두번째로, 제1 및 제2 소거 모드를 2 이상의 단위 소거 기간으로 분할한다. 소거 및 소거 검증 동작은 단위 소거 기간마다 교대로 실행된다. 제1 소거 모드의 소거 검증 동작은 적어도 1개의 메모리 셀에서 실행될 수 있다. 제2 소거 모드에서, 소거 검증 동작은 모든 메모리 셀에 대해 실행된다. 이는 소거 지속 시간을 감소시키기 위한 것이다.
도 1에 이어 도 2를 참조하여, 소거 동작에 관하여 설명하고자 한다. 다음의 예에서, 최종 소거 전압(VTM1)은 3V이고, 제1 소거 모드에서 소거를 측정용 소거 전압(VTM2)는 최종 소거 전압(VTM1)보다 높은 6V이다. 소거 동작의 개시시에, 제어 장치는 도 2에 도시된 바와 같은 소거 소스 제어 신호(ERS)를 소스 전압 공급 회로(14)에 공급한다. 이에 응답하여, 소스 전압 공급 회로(14)는 제1 소거 모드에서, 공통 소스선(CSL)을 통하여 메모리 셀의 소스에 소스 전압(Ves)를 간차적으로 인가한다. 제어 장치는 정의 전압 공급 회로(16)에 검증 제어 신호(BCS)를 공급하여 소스 전압(Ves)가 로우(low)에 있을 때 하이(high) 상태에 있도록 소거 검증용 전압을 발생시킨다. 이에 응답하여, 정의 전압 공급 회로(16)는 도 2에 도시된 바와 같이 소거 검증용 정의 전압(VPX)(= 6V)을 행 디코더(11)를 통하여 메모리 셀의 게이트에 인가한다. 이렇게, 제1 소거 모드에서, 제1 소거 모드 동작은 제1 단위 소거 기간에서 행해진다. 그리고 나서, 제1 소거 동작의 완료후에 제1 소거 검증 동작을 실행한다. 소거 검증 동작시에, 모든 메모리 셀이 턴온되는지의 여부를 결정한다. 계속해서, 소거 전압이 VTM2 즉, 6V가 될 때까지 상술한 소거 동작 및 소거 검증 동작을 교대로 반복한다. 제1 소거 모드는 제2 소거 동작에서 소거 전압이 6V에 도달하는지를 판단할 때 종료된다.
제1 소거 모드는 제2 소거 모드로 이어진다. 제2 소거 모드에서, 제어 장치는 도 2에 도시된 바와 같이 소거 게이트 제어 신호(ERG)를 부의 전압 공급 회로(15)에 공급한다. 소거 게이트 제어 신호(ERG)는 소거 소스 제어 신호(ERS)와 동기이다. 따라서, 부의 전압 공급 회로(15)는 도 2에 도시된 바와 같은 부의 전압(VX)을 행 디코더(11)를 통하여 메모리 셀의 게이트에 인가한다. 부 및 정의 전압은 메모리 셀의 게이트 및 소스에 각각 공급되어, 소위 소스-게이트 소거 동작을 행하게 된다. 제2 소거 모드에서, 제어 장치는 최종 소거 전압(VTM1)을 3V 발생시키는 것을 나타내도록 검증 제어 신호(BCS)를 정의 전압 공급 회로(16)에 공급한다. 제2 소거 모드에서 제1 단위 소거 기간의 소거 동작이 완료될 때, 제1 소거 검증 동작을 실행한다. 소거 검증 동작은 모든 메모리 셀이 턴온되는지의 여부를 판정한다. 소거 전압이 VTM1 즉, 3V가 될 때까지 상술한 소거 동작 및 소거 검증 동작을 교대로 반복한다. 도 2에서, 제2 단위 소거 기간 동안 소거 동작에 의해 소거를 종료한다.
도 3은 상술한 방식으로 소거 동작을 실행할 때 메모리 셀의 임계치(VTM)의 분포를 도시한다. 도 3에서, 부호(a∼d)는 동일 부호를 갖는 도 2에 도시된 타이밍에서의 분포를 나타낸다. 이는 제1 및 제2 소거 모드에서 소거 검증 동작을 이용함으로써 모든 메모리 셀이 턴온되는지의 여부를 결정하지 않고서, 제1 및 제2 소거 모드를 완료하기 위한 정보로서 선정된 수 이상의 메모리 셀의 턴온하는 것을 결정할 수 있다. 이는 소거 동작의 지속 시간을 감소시키는데 유리하다. 아울러, 적어도 1개의 메모리 셀의 턴온하는 것은 제1 소거 모드를 종료시키기 위한 정보로서 결정되는 것이 바람직하다. 이러한 소거 검증 동작은 적어도 1개 조합의 열선 및 행선을 선택하여 적어도 1개의 메모리 셀을 선택하고, 선택된 적어도 1개의 메모리 셀의 게이트에 소거 전압(VTM2)과 같은 검증 전압을 인가하며, 선택된 메모리 셀이 턴온되는지의 여부를 결정하는 수단에 의해 이루어질 수 있다. 이는 상술한 제2 특징점이다.
참조용으로, 도 4는 1행선 당 행 디코더(11)와 부의 전압 공급 회로(15)를 예시한다. 도 5는 본 발명의 도 4의 각 부분에서 얻어진 신호 파형을 도시하는 것으로, 이것이 본 발명의 요지는 아니다. 간단히 말하자면, 부의 전압 공급 회로(15)는 소거 게이트 제어 신호(ERG)가 하이 상태에 있게 될때 Veg의 전압값을 갖는 부의 전압(VX)을 행 디코더(11)를 통하여 행선에 인가한다.
도 6은 도 4의 회로에 사용되는 것으로, 부의 전압이 인가되는 N형 트랜지스터를 예시한다. 이 트랜지스터는 P형 기판 상에 N웰에 의해 분리된 P웰 내에 형성된 N형 트랜지스터를 갖는다. 아울러, N형 트랜지스터에 부의 전압을 공급할 수 있도록 기판 바이어스로서 P웰에 부의 전압을 인가한다.
정의 전압 공급 회로(16)는 검증 제어 신호(BCS)에 응답하여 수 검증 전압을 발생시킨다. 이러한 회로는 예를 들어, 미국 특허 제4,875,188호에 개시되어 있으며, 그의 설명은 본 발명의 요지가 아니므로 생략하기로 한다.
도 7을 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리를 소거하기 위한 방법을 설명한다. 도 1에 예시된 소거 장치에 의해 그 소거 방법을 실행한다. 이러한 소거 방법에 있어서, 제1 소거 모드에서 접지 전위를 갖는 소스 및 메모리 셀의 게이트에 부의 전압을 인가한다. 제2 소거 모드에서, 제1 실시예에 따른 소거 방법에서와 같이 메모리 셀의 게이트 및 소스에 각각 부 및 정의 전압을 인가하여 소거를 실행한다. 이 예에서, 최종 소거 전압(VTM1)은 3V이고, 제1 소거 모드의 소거를 결정하기 위한 소거 전압(VTM2)은 6V이다.
소거 동작 개시시에, 제어 장치는 제1 소거 모드에서, 도 7에 도시된 바와 같은 소거 게이트 제어 신호(ECS)를 부의 전압 공급 회로(15)에 공급한다. 이에 응답하여, 부의 전압 공급 회로(15)는 부의 게이트 전압(VX)를 행 디코더(11)를 통하여 메모리 셀의 게이트에 간차적으로 인가한다. 한편, 소스 전압 공급 회로(14)에 공급된 소거 소스 제어 신호(ERS)가 로우 상태로 유지된다. 이 상태에서, 소스 전압 공급 회로(14)는 메모리 셀의 소스가 접지 전위를 갖도록 한다. 제어 장치는 정의 전압 공급 회로(16)에 검증 제어 신호(BCS)를 공급하여, 게이트 신호(VX)가 로우에 있을 때 소거 검증용 전압을 하이로 발생하게 한다. 이에 응답하여, 정의 전압 공급 회로(16)는 도 7에 도시된 바와 같이 소거 검증용 정의 전압 VPX(= 6V)를 행 디코더(11)를 통해 메모리 셀의 게이트에 인가한다. 이렇게 제1 소거 모드에서, 제1 단위 소거 기간 동안 제1 소거 동작을 실행한다. 그리고 나서, 제1 소거 동작의 종료후에 제1 소거 검증 동작을 실행한다. 소거 검증 동작시, 모든 메모리 셀이 턴온되는지의 여부를 결정한다. 계속해서, 소거 전압이 VTM2 즉, 6V가 될 때까지 상술한 소거 동작 및 소거 검증 동작을 교대로 반복한다. 제2 소거 동작시 소거 전압이 6V에 도달하는 것으로 판단될 때 제1 소거 모드를 종료한다.
제2 실시예에서, 제1 소거 모드에서 적어도 1 개의 메모리 셀이 턴온될 때 제1 소거 모드를 종료하는 것이 바람직하다.
제1 소거 모드는 제2 소거 모드를 유도한다. 제2 소거 모드에서, 제어 장치는 도 7에 도시된 바와 같이 소거 게이트 제어 신호(ERG)를 부의 전압 공급 회로(15)에 공급한다. 한편, 제어 장치는 도 7에 도시된 바와 같이 소거 소스 제어 신호(ERS)를 소스 전압 공급 회로(14)에 공급한다. 이에 응답하여, 소스 전압 공급 회로(14)는 공통 소스선(CSL)을 통하여 메모리 셀의 소스에 소스 전압(Ves)을 간차적으로 인가한다. 소거 소스 제어 신호(ERS)는 소거 게이트 제어 신호(ERG)와 동기이다. 따라서, 부의 전압 공급 회로(15)는 도 7에 도시된 바와 같이 부의 전압(VX)을 행 디코더(11)를 통하여 메모리 셀의 게이트에 인가한다. 소스 전압 공급 회로(14)는 메모리 셀의 소스에 정의 전압을 인가하여 소스-게이트 소거 동작을 행한다. 제2 소거 모드에서, 제어 장치는 3V의 최종 소거 전압(VTM1)을 발생시킬 것을 지시하도록 정의 전압 공급 회로(16)에 검증 제어 신호(BCS)를 공급한다. 제1 단위 소거 기간의 소거 동작이 제2 소거 모드에서 종료될 때 제2 소거 검증 동작을 행한다. 소거 검증 동작은 모든 메모리 셀이 턴온되는지의 여부를 결정한다. 소거 전압이 VTM1 즉, 3V가 될 때까지 상술한 소거 동작 및 소거 검증 동작을 교대로 반복한다. 도 7에서, 제2 단위 소거 기간 동안 소거 동작에 의해 소거를 완료한다.
제1 및 제2 실시예의 소거 방법에 있어서, 메모리 셀의 게이트에 인가되는 부의 전압은 일정하다. 하지만, 특히 제2 소거 모드에서, 단계별로 감소되는 계단형 부의 전압이 게이트에 인가될 수 있다. 이는 소거 지속 시간을 감소시키는 점에서 유리하다.
상술한 바와 같이, 본 발명은 소거를 위한 전체 소거 기간을 제1 및 제2 소거 모드로 분할한다. 제1 소거 모드에서, 메모리 셀의 게이트는 접지 전위 또는 부의 전위를 가지며, 정의 전압은 소스에 인가되어, 최종 소거 전압(VTM1)보다 높은 소거 전압(VTM2)에 도달할 때까지 소거 동작을 행한다. 한편, 제2 소거 모드에서, 부 및 정의 전압은 게이트 및 소스에 각각 인가되어, 최종 소거 전압(VTM1)을 얻을 때까지 소거 동작을 행한다. 이는 소스 및 게이트에 대한 인가된 전압을 최적화하기 위한 수단에 의해 소스 및 플로우팅 게이트 간의 전계를 감소시킨다. 이에 따라, 수명 특성의 열화를 방지할 수 있다.
부가적으로, 제1 및 제2 소거 모드를 2 이상의 단위 소거 기간으로 분할한다. 소거 및 소거 검증 동작을 단위 소거 기간 마다 교대로 실행한다. 제1 소거 모드에서 소거 검증 동작을 적어도 하나의 메모리 셀에 대해 실행할 수 있다.제2 소거 모드에서, 소거 검증 동작을 모든 메모리 셀에 대해 행한다. 이는 소거 지속 시간을 감소시키기 위한 것이다.

Claims (24)

  1. 복수의 메모리 셀을 갖는 비휘발성 반도체 메모리를 소거하는 방법에 있어서,
    상기 비휘발성 반도체 메모리의 전체 소거 기간을 제1 소거 모드 및 제2 소거 모드로 분할하는 단계;
    상기 제1 소거 모드에서, 상기 메모리 셀의 게이트를 접지 전위로 하고, 상기 메모리 셀의 소스에 정의 전압을 인가하여 상기 소거 동작을 행하는 단계; 및
    상기 제2 소거 모드에서, 상기 메모리 셀의 게이트 및 소스에 각각 부 및 정의 전압을 인가하여 상기 소거 동작을 행하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 제1 소거 모드는 최종 소거 전압(VTM1)보다 높은 소거 전압(VTM2)이 얻어질 때까지 실행하고, 상기 제2 소거 모드는 상기 최종 소거 전압(VTM1)이 얻어질 때까지 실행하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 제1 및 제2 소거 모드를 복수의 단위 소거 기간으로 분할하고, 소거 및 소거 검증 동작(erasing verify operation)을 단위 소거 기간마다 교대로 행하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 제1 소거 모드에서 상기 소거 검증 동작은 적어도 하나의 메모리 셀에 대해 실행하며, 상기 제2 소거 모드에서 상기 소거 검증 동작은 모든 메모리 셀에 대해 실행하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 제1 소거 모드에서 적어도 하나의 메모리 셀에 대해 실행되는 소거 검증 동작은, 적어도 1개 조합의 열선 및 행선을 선택하여 적어도 하나의 메모리 셀을 선택하고, 선택된 적어도 하나의 메모리 셀의 게이트에 상기 소거 전압(VTM2)과 같은 검증 전압을 인가하며, 상기 선택된 메모리 셀이 턴온되는지의 여부를 결정하는 수단에 의해 행해지는 것을 특징으로 하는 방법.
  6. 제1 내지 5항 중 어느 한 항에 있어서, 상기 제2 소거 모드에서 상기 게이트에 인가된 부의 전압은 점차 감소되는 계단형 전압인 것을 특징으로 하는 방법.
  7. 복수의 메모리 셀을 갖는 비휘발성 반도체 메모리를 소거하기 위한 방법에 있어서,
    상기 비휘발성 반도체 메모리의 전체 소거 기간을 제1 소거 모드 및 제2 소거 모드로 분할하는 단계;
    상기 제1 소거 모드에서, 상기 메모리 셀의 소스를 접지 전위로 하고, 상기 메모리 셀의 게이트에 부의 전압을 인가하여 상기 소거 동작을 행하는 단계; 및
    상기 제2 소거 모드에서, 상기 메모리 셀의 게이트 및 소스에 각각 부 및 정의 전압을 인가하여, 상기 소거 동작을 행하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 제1 소거 모드는 최종 소거 전압(VTM1)보다 높은 소거 전압(VTM2)이 얻어질 때까지 실행하고, 상기 제2 소거 모드는 상기 최종 소거 전압(VTM1)이 얻어질 때까지 실행하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 제1 및 제2 소거 모드를 복수의 단위 소거 기간으로 분할하고, 소거 및 소거 검증 동작을 단위 소거 기간마다 교대로 행하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 제1 소거 모드에서 상기 소거 검증 동작은 적어도 하나의 메모리 셀에 대해 실행하며, 상기 제2 소거 모드에서 상기 소거 검증 동작은 모든 메모리 셀에 대해 실행하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 제1 소거 모드에서 적어도 하나의 메모리 셀에 대해 실행되는 소거 검증 동작은, 적어도 1개 조합의 열선 및 행선을 선택하여 적어도 하나의 메모리 셀을 선택하고, 이 선택된 적어도 하나의 메모리 셀의 게이트에 상기 소거 전압(VTM2)과 같은 검증 전압을 인가하며, 상기 선택된 메모리 셀이 턴온되는지의 여부를 결정하는 수단에 의해 행해지는 것을 특징으로 하는 방법.
  12. 제7 내지 11항 중 어느 한 항에 있어서, 상기 제2 소거 모드에서 상기 게이트에 인가된 부의 전압은 점차 감소되는 계단형 전압인 것을 특징으로 하는 방법.
  13. 복수의 메모리 셀을 갖는 비휘발성 반도체 메모리를 소거하기 위한 장치에 있어서,
    소거 게이트 제어 신호에 응답하여 행 디코더를 통하여 상기 메모리 셀의 게이트에 부의 전압을 인가하기 위한 부의 전압 공급 회로; 및
    소거 소스 제어 신호에 응답하여 공통 소스선을 통하여 상기 메모리 셀의 소스에 정의 전압을 인가하기 위한 소스 전압 공급 회로;
    상기 행 디코더를 통하여 상기 메모리 셀의 게이트에 검증용 정의 전압을 인가하기 위한 정의 전압 공급 회로; 및
    소정의 타이밍에서 상기 소거 게이트 제어 신호, 상기 소거 소스 제어 신호, 및 상기 검증 제어용 신호를 생성하는데 적합한 제어 장치
    를 포함하며,
    상기 제어 장치는 상기 비휘발성 반도체 메모리의 전체 소거 기간을 제1 소거 모드 및 제2 소거 모드로 분할하고,
    상기 제어 장치는 상기 제1 소거 모드에서, 상기 메모리 셀의 게이트가 상기 접지 전위를 갖게 하기 위한 상기 소거 게이트 제어 신호, 및 상기 메모리 셀의 소스가 상기 메모리 셀의 소스에 상기 정의 전압을 인가하게 하기 위한 상기 소거 소스 제어 신호를 발생시켜, 상기 소거 동작의 제어를 행하고 나서,
    상기 제어 장치는 상기 제2 소거 모드에서, 상기 메모리 셀의 게이트에 상기 부의 전압을 인가하게 하기 위한 상기 소거 게이트 제어 신호, 및 상기 메모리 셀의 소스에 상기 정의 전압을 인가하게 하기 위한 상기 소거 소스 제어 신호를 발생시켜, 상기 소거 동작을 행하는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 상기 제어 장치는 최종 소거 전압(VTM1)보다 높은 소거 전압(VTM2)이 얻어질 때까지 상기 제1 소거 모드를 실행하고, 상기 최종 소거 전압(VTM1)이 얻어질 때까지 상기 제2 소거 모드를 실행하는 것을 특징으로 하는 장치.
  15. 제14항에 있어서, 상기 제어 장치는 상기 제1 및 제2 소거 모드를 복수의 단위 소거 기간으로 분할하고, 상기 소거 게이트 제어 신호, 상기 소거 소스 제어 신호, 및 상기 소거 및 상기 소거 검증 동작을 상기 단위 소거 기간마다 교대로 실행하는 것을 확인하기 위한 검증 제어용 신호를 생성하는 것을 특징으로 하는 장치.
  16. 제15항에 있어서, 상기 제어 장치는 상기 제1 소거 모드의 상기 소거 검증 동작에서, 적어도 하나의 메모리 셀을 선택하도록 상기 행 디코더에 선택 제어 신호를 공급하고, 상기 제2 소거 모드의 상기 소거 검증 동작에서, 모든 메모리 셀을 선택하도록 상기 행 디코더에 선택 제어 신호를 공급하는 것을 특징으로 하는 장치.
  17. 제16항에 있어서, 상기 제1 소거 모드에서 적어도 하나의 메모리 셀에 대해 행해지는 상기 소거 검증 동작은, 적어도 1개 조합의 열선 및 행선을 선택하여 적어도 하나의 메모리 셀을 선택된 메모리 셀로서 선택하고, 이 선택된 적어도 하나의 메모리 셀의 게이트에 상기 소거 전압(VTM2)과 같은 검증 전압을 인가하며, 상기 선택된 메모리 셀이 턴온되는지의 여부를 결정하는 수단에 의해 행해지는 것을 특징으로 하는 장치.
  18. 제13 내지 17항에 있어서, 상기 제어 장치는 제2 소거 모드에서 상기 게이트에 인가된 상기 부의 전압을 단계별로 감소시키도록 상기 소거 게이트 제어 신호를 상기 부의 전압 공급 회로에 공급하는 것을 특징으로 하는 장치.
  19. 복수의 메모리 셀을 갖는 비휘발성 반도체 메모리를 소거하기 위한 장치에 있어서,
    소거 게이트 제어 신호에 응답하여 행 디코더를 통하여 상기 메모리 셀의 게이트에 부의 전압을 인가하기 위한 부의 전압 공급 회로; 및
    소거 소스 제어 신호에 응답하여 공통 소스선을 통하여 상기 메모리 셀의 소스에 정의 전압을 인가하기 위한 소스 전압 공급 회로;
    상기 행 디코더를 통하여 상기 메모리 셀의 게이트에 검증용 정의 전압을 인가하기 위한 정의 전압 공급 회로; 및
    소정의 타이밍에서 상기 소거 게이트 제어 신호, 상기 소거 소스 제어 신호, 및 상기 검증 제어용 신호를 생성하는데 적합한 제어 장치
    를 포함하며,
    상기 제어 장치는 상기 비휘발성 반도체 메모리의 전체 소거 기간을 제1 소거 모드 및 제2 소거 모드로 분할하고,
    상기 제어 장치는 상기 제1 소거 모드에서, 상기 게이트에 상기 정의 전압을 인가하게 위한 상기 소거 게이트 제어 신호, 및 상기 소스가 상기 접지 전위를 갖게 하기 위한 상기 소거 소스 제어 신호를 발생시켜, 상기 소거 동작의 제어를 행한 다음,
    상기 제어 장치는 상기 제2 소거 모드에서, 상기 게이트에 상기 부의 전압을 인가하기 위한 상기 소거 게이트 제어 신호, 및 상기 소스에 상기 정의 전압을 인가하기 위한 상기 소거 소스 제어 신호를 발생시켜, 상기 소거 동작의 제어를 행하는 것을 특징으로 하는 장치.
  20. 제19항에 있어서, 상기 제어 장치는 최종 소거 전압(VTM1)보다 높은 소거 전압(VTM2)이 얻어질 때까지 상기 제1 소거 모드를 실행하고, 상기 최종 소거 전압(VTM1)이 얻어질 때까지 상기 제2 소거 모드를 실행하는 것을 특징으로 하는 장치.
  21. 제20항에 있어서, 상기 제어 장치는 상기 제1 및 제2 소거 모드를 복수의 단위 소거 기간으로 분할하고, 상기 소거 게이트 제어 신호, 상기 소거 소스 제어 신호, 및 상기 소거 및 상기 소거 검증 동작을 상기 단위 소거 기간마다 교대로 실행하는 것을 확인하기 위한 검증 제어용 신호를 생성하는 것을 특징으로 하는 장치.
  22. 제21항에 있어서, 상기 제어 장치는 상기 제1 소거 모드의 상기 소거 검증 동작에서, 적어도 하나의 메모리 셀을 선택하도록 상기 행 디코더에 선택 제어 신호를 공급하고, 상기 제2 소거 모드의 상기 소거 검증 동작에서, 모든 메모리 셀을 선택하도록 상기 행 디코더에 선택 제어 신호를 공급하는 것을 특징으로 하는 장치.
  23. 제22항에 있어서, 상기 제1 소거 모드에서 적어도 하나의 메모리 셀에 대해 행해지는 상기 소거 검증 동작은, 적어도 1개 조합의 열선 및 행선을 선택하여 적어도 하나의 메모리 셀을 선택된 메모리 셀로서 선택하고, 이 선택된 적어도 하나의 메모리 셀의 게이트에 상기 소거 전압(VTM2)과 같은 검증 전압을 인가하며, 상기 선택된 메모리 셀이 턴온되는지의 여부를 결정하는 수단에 의해 행해지는 것을 특징으로 하는 장치.
  24. 제19 내지 23항에 있어서, 상기 제어 장치는 제2 소거 모드에서 상기 게이트에 인가된 상기 부의 전압을 단계별로 감소시키도록 상기 소거 게이트 제어 신호를 상기 부의 전압 공급 회로에 공급하는 것을 특징으로 하는 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6240017B1 (en) * 1999-07-14 2001-05-29 Advanced Micro Devices, Inc. Reduction of voltage stress across a gate oxide and across a junction within a high voltage transistor of an erasable memory device
EP1339069B1 (en) * 2002-02-20 2004-07-07 STMicroelectronics S.r.l. Word line selector for a semiconductor memory
US20030218913A1 (en) * 2002-05-24 2003-11-27 Le Binh Quang Stepped pre-erase voltages for mirrorbit erase
EP1403879B1 (en) * 2002-09-30 2010-11-03 STMicroelectronics Srl Method for replacing failed non-volatile memory cells and corresponding memory device
EP1624459A1 (en) * 2004-08-03 2006-02-08 STMicroelectronics S.r.l. Nonvolatile phase change memory device and biasing method therefor
KR100653718B1 (ko) 2005-08-09 2006-12-05 삼성전자주식회사 반도체소자의 소거 방법들
KR100744014B1 (ko) 2006-07-31 2007-07-30 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티 블록 소거 방법
KR101975406B1 (ko) * 2012-07-11 2019-05-07 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 및 그것의 메모리 블록 관리, 소거, 및 프로그램 방법들
DE102021121522A1 (de) 2020-08-24 2022-02-24 Samsung Electronics Co., Ltd. Löschverfahren einer nichtflüchtigen Speichervorrichtung und Betriebsverfahren einer Speichereinrichtung

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4875188A (en) * 1988-01-12 1989-10-17 Intel Corporation Voltage margining circuit for flash eprom
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
US5309402A (en) * 1991-02-15 1994-05-03 Nec Corporation Flash electrically erasable and programmable ROM
JP3061924B2 (ja) * 1992-03-02 2000-07-10 日本電気株式会社 不揮発性記憶装置の消去方法
US5485423A (en) * 1994-10-11 1996-01-16 Advanced Micro Devices, Inc. Method for eliminating of cycling-induced electron trapping in the tunneling oxide of 5 volt only flash EEPROMS
US5581502A (en) * 1995-05-02 1996-12-03 Advanced Micro Devices, Inc. Method for reading a non-volatile memory array

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