KR19980060583A

KR19980060583A - Bitline Sense Amplifier Enable Signal Generation Circuit

Info

Publication number: KR19980060583A
Application number: KR1019960079945A
Authority: KR
Inventors: 윤민호
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07

Abstract

본 발명은 비트라인 센스앰프 인에이블신호 생성 회로에 관한 것으로, 비트 라인 센스앰프의 센싱 신호를 더미 워드라인을 통하지 않고 실제의 워드라인을 직접 검출한 후, 이를 비트라인 센스앰프 인에이블 신호로 사용하도록 하므로써, 오퍼레이션 과정에 있어서 불필요한 딜레이 없이 빠른 동작을 얻을 수 있으며, 더불어 워드 라인 작동에 있어서 더미 워드 라인의 딜레이와 불일치하는 변수가 발생하였을때도 안정된 동작을 보장할 수 있고, 이 더미 워드라인에 사용되는 레지스터 및 캐패시터의 불필요한 낭비를 줄여 경제적인 잇점이 있다.The present invention relates to a bit line sense amplifier enable signal generation circuit. The sensing signal of the bit line sense amplifier is directly detected without using a dummy word line, and then used as a bit line sense amplifier enable signal. By doing so, fast operation can be obtained without unnecessary delay in the operation process, and stable operation can be ensured even when a variable inconsistent with the delay of the dummy word line occurs in the word line operation, and it is used for this dummy word line. Economical benefits are achieved by reducing unnecessary waste of registers and capacitors.

Description

Bitline Sense Amplifier Enable Signal Generation Circuit

본 발명은 비트라인 센스앰프 인에이블신호 생성 회로에 관한 것으로, 비트라인 센스앰프의 센싱 신호를 더미 워드라인을 통하지 않고 실제의 워드라인을 직접 검출한 후, 이를 비트라인 센스앰프 인에이블 신호로 사용하도록 하므로써, 정확한 타이밍에 맞추어 센싱을 할 수 있도록 한 비트라인 센스앰프 인에이블 신호 생성회로에 관한 것이다.The present invention relates to a bit line sense amplifier enable signal generation circuit. The sensing signal of the bit line sense amplifier is directly detected without using a dummy word line, and then used as a bit line sense amplifier enable signal. The present invention relates to a bit line sense amplifier enable signal generation circuit capable of sensing at an accurate timing.

종래의 센싱 제너레이션 신호는 더미 워드라인을 통해 실제의 워드라인을 구동하는 시그날 경로가 아닌 다른 경로로 워드라인을 구동하는 시간 만큼의 시뮬레이션하고, 상기 시뮬레이션 한 만큼의 딜레이를 주어서 센스앰프 구동 바이어스 신호를 인에이블 시켜왔다.The conventional sensing generation signal simulates the word line through a dummy word line as long as the word line is driven by a path other than the signal path that drives the actual word line, and gives a delay as much as the simulation to detect the sense amplifier driving bias signal. It has been enabled.

그러나 상기와 같은 방식은 가장 나중에 구동되는 최악(Worst)의 경우를 고려한 만큼 워드라인이 일찍 구동되더라도 항상 일정한 딜레이가 생기게 된다.However, the above-described method always takes a certain delay even when the word line is driven early, considering the worst-case worst case.

또한 공정상에 있어서 실제의 워드라인이 생각하던것과는 다르게 인에이블된다던가 하는 문제가 발생하면 더미 워드라인의 딜레이는 고정되어 있으므로 여러 경우에 대처할 수 없는 문제가 발생한다.In addition, if a problem occurs such that the word line is enabled differently than the actual word line in the process, the delay of the dummy word line is fixed.

본 발명에서는 상기에 기술한 바와 같은 종래의 문제점을 해결하기 위해, 비트라인 센스 앰프를 구동하게 하는 비트라인 구동 신호를 발생시키는 회로를 더미 워드라인을 사용하지 않고, 실제의 워드라인을 검출하여 구동시키므로써, 정확한 타이밍 센스앰프를 구동시켜 불필요한 딜레이를 제거하는 것을 목적으로 한다.In the present invention, in order to solve the conventional problems as described above, a circuit for generating a bit line driving signal for driving a bit line sense amplifier is detected and driven without using a dummy word line. By doing so, an accurate timing sense amplifier is driven to eliminate unnecessary delays.

도 1 은 본 발명에 의한 비트라인 센스앰프 인에이블신호 생성 회로도.1 is a circuit diagram of a bit line sense amplifier enable signal generation according to the present invention;

도 2는 본 발명의 비트라인 센스앰프 인에이블신호 생성 회로의 다른 실시예를 나타내는 회로도.2 is a circuit diagram illustrating another embodiment of the bit line sense amplifier enable signal generation circuit of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

NOR : 노아 게이트NAND : 낸드 게이트NOR: Noah Gate NAND: NAND Gate

N : N-모스 트랜지스터P : P-모스 트랜지스터N: N-MOS transistor P: P-MOS transistor

INV : 인버터INV: Inverter

상기와 같은 목적을 달성하기 위해 본 발명에서 구현한 비트라인 센스앰프 인에이블 신호 생성회로는 다수개의 워드라인 중 워드라인을 3 라인씩 일조로 이루고, 상기 각 워드라인의 인에이블을 감지하고, 그에 응답된 신호를 출력하는 다수개의 감지부와; 상기 다수개의 감지부에서의 출력을 3신호씩 일조로 이루어 입력받고, 이에 응답하여 최종적인 센싱 제너레이션 신호(SG)로 출력하는 출력부를 포함하여, 실제 워드라인의 엑티브를 검출하여 SG신호를 인에이블 시키는 것을 특징으로 한다.In order to achieve the above object, the bit line sense amplifier enable signal generation circuit implemented in the present invention comprises three lines of word lines among a plurality of word lines, and detects the enable of each word line. A plurality of detectors for outputting a response signal; And an output unit configured to receive the outputs of the plurality of sensing units in groups of 3 signals and output the final sensing generation signal SG in response to the SG signal. It is characterized by.

또한, 상기와 같은 목적을 달성하기 위해 본 발명에서는 구현한 또 다른 비트 라인 센스앰프 인에이블 신호 생성회로는 센스앰프 리스토어 인에이블 신호(SRE)를 입력받아 스위칭 되는 스위칭 수단과; 상기 스위칭 수단에 연속적으로 병렬로 연결된 다수개의 제 2 스위칭 수단과; 상기 제 2 스위칭 수단에 공통으로 연결되며, 이의 출력에 응답하여 최종적인 센스앰프 제너레이션 신호(SG)로 출력하는 출력부를 포함하여, 실제 워드라인의 액티브를 검출하여 SG신호를 인에이블 시키는 것을 특징으로 한다.In addition, another bit line sense amplifier enable signal generation circuit implemented in the present invention to achieve the above object comprises: a switching means for receiving and switching the sense amplifier restore enable signal (SRE); A plurality of second switching means connected in series in parallel with said switching means; It is connected to the second switching means in common, and includes an output unit for outputting the final sense amplifier generation signal (SG) in response to its output, characterized in that to enable the SG signal by detecting the active of the actual word line do.

상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above objects, features, and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제 1도는 본 발명에 의해 구현된 비트라인 센스앰프 인에이블 신호생성 회로도로, 이는 실제의 워드라인을 검출하여, 이 워드라인이 구동되었으면 비트라인에 충분히 데이타가 실릴정도의 시간 후에 센스 앰프를 작동시키도록 비트라인 센스앰프의 풀-업 트랜지스터(도면에는 도시하지 않음)를 턴-온 시키는 풀-업 구동 바이어스 신호(RTO)를 인에이블 시키도록 한다.FIG. 1 is a bit line sense amplifier enable signal generation circuit implemented by the present invention, which detects an actual word line, and if the word line is driven, operates the sense amplifier after enough time to load data on the bit line. To enable the pull-up drive bias signal (RTO) to turn on the pull-up transistor (not shown) of the bit line sense amplifier.

이의 구조를 상세히 설명하면, 다수개의 워드라인(WL1, WL1, WL2) 중 워드 라인을 3 라인씩 일조로 이루고, 상기 각 워드라인의 레벨을 입력으로 하여 노아 연산을 행하는 다수개의 노아 게이트(NOR1)와; 상기 다수개의 노아 게이트(NOR1)에서의 출력을 3신호씩 일조로 이루어 입력받아 낸드 연산을 행해 최종적인 센싱 제너레이션 신호(Sensing Generation : 이하 SG 신호라 칭한다)로 출력하는 낸드 게이트(NAND1)를 포함한다.In detail, the structure of the plurality of word lines WL1, WL1, and WL2 constitutes a group of word lines in groups of three lines, and a plurality of NOR gates NOR1 perform a NOR operation by inputting the level of each word line. Wow; And a NAND gate NAND1 configured to receive the outputs of the plurality of NOR gates NOR1 as a set of three signals, perform a NAND operation, and output a final sensing generation signal (hereinafter, referred to as an SG signal). .

이때 상기 다수개의 워드라인은 1K당 256개의 워드라인이 있어 이 워드라인을 각각 3라인씩 일조로 이루는 것이다.In this case, the plurality of word lines has 256 word lines per 1K, and each word line is composed of three lines.

이와 같은 구조를 가지는 본 발명의 센스앰프 인에이블 신호 생성 회로는 상기 노아 게이트(NOR1)에서 3입력 중 하나의 워드라인이라도 인에이블이 되어 '하이'값이 입력되면 '로우' 값을 출력하고, 이 값은 낸드 게이트(NAND1)에 입력된다.The sense amplifier enable signal generating circuit of the present invention having the structure as described above enables even one word line of three inputs in the Noah gate NOR1 and outputs a 'low' value when a 'high' value is inputted. This value is input to the NAND gate NAND1.

낸드 게이트(NAND1)에서는 3개의 입력진 하나의 입력에서라도 '로우' 값이 '하이' 값이 출력되어 센스 앰프를 인에이블 시키는 풀-업 구동 바이어스 신호(RTO)를 인에이블 시킨다.The NAND gate NAND1 outputs a 'high' value at a single input of three input sources, thereby enabling a pull-up driving bias signal (RTO) that enables the sense amplifier.

제 2도는 본 발명의 다른 실시예를 나타낸 회로도로, 센스앰프 리스토어 인에이블 신호(SRE)를 입력받아 턴-온/오프되는 P-모스 트랜지스터(P1)와; 상기 P-모스 트랜지스터(P1)의 드레인단에 연속적으로 병렬로 연결된 다수개의 N-모스 트랜지스터(N1, N2, N3)와; 상기 각 N-모스 트랜지스터(N1, N2, N3)의 드레인단(노드 1)에 공통으로 연결되어, 이의 레벨을 반전시켜 최종적인 센스 앰프 제너레이션 신호로 출력하는 인버터(INV1)를 포함한다.2 is a circuit diagram illustrating another embodiment of the present invention, comprising: a P-MOS transistor P1 that is turned on / off by receiving a sense amplifier restore enable signal SRE; A plurality of N-MOS transistors (N1, N2, N3) connected in series in parallel with the drain terminal of the P-MOS transistor (P1); An inverter INV1 is connected to the drain terminal (node 1) of each of the N-MOS transistors N1, N2, and N3 in common, and inverts the level thereof and outputs the final sense amplifier generation signal.

이때 상기 각각의 N-모스 트랜지스터(N1, N2, N3)의 게이트단은 다수개의 워드라인과 일대일 대응으로 연결되고, 일측은 접지되어 있다.At this time, the gate terminal of each of the N-MOS transistors N1, N2, and N3 is connected in a one-to-one correspondence with a plurality of word lines, and one side is grounded.

이의 동작을 살펴보면, 초기 상태에서 상기 센스앰프 리스토어 인에이블 신호(SRE)는 '로우' 상태로 입력된다.Referring to the operation thereof, the sense amplifier restore enable signal SRE is input in a low state in an initial state.

그리고 워드라인들(WL0, WL1, WL2)은 아직 인에이블된 상태가 아니므로 모든 N-모스 트랜지스터들은 턴-오프된 상태이다.Since the word lines WL0, WL1, and WL2 are not yet enabled, all N-MOS transistors are turned off.

이에따라 P-모스 트랜지스터(P1)는 턴-온되어 노드 1에 전원을 공급하므로써, 노드 1은 프리차지된 상태가 아니고, 이 하의 레벨은 인버터(INV1)를 통해 '로우' 레벨이 되어 SG 신호를 디스에이블 상태가 된다.As a result, the P-MOS transistor P1 is turned on to supply power to node 1, so that node 1 is not in a precharged state, and a level below this becomes a 'low' level through the inverter INV1, thereby providing an SG signal. The disabled state.

이러한 상태에서 실제 워드라인이 애티브 되면 상기 센스앰프 리스토어 인에이블 신호(SRE)는 '로우' 상태가 되고, N-모스 트랜지스터 중 상기 인에이블된 워드라인과 연결된 N-모스 트랜지스터가 턴-온되어 노드 1은 디스프리차지 상태가 되고, 이 '로우' 레벨은 인버터(INV1)를 통해 '하이' 레벨로 출력되어 SG 신호는 액티브가 된다.In this state, when the actual word line is active, the sense amplifier restore enable signal SRE becomes 'low' state, and the N-MOS transistor connected to the enabled word line among the N-MOS transistors is turned on. Node 1 is in a discharging state, and the 'low' level is output to the 'high' level through the inverter INV1 so that the SG signal becomes active.

따라서 이 신호는 센스앰프단의 풀-업 구동 바이어스 신호를 인에이블 시켜 센싱 앰프가 구동되도록 한다.Therefore, this signal enables the pull-up driving bias signal of the sense amplifier stage to drive the sensing amplifier.

이상에서 상세히 설명한 바와 같이 본 발명은 워드라인이 인에이블 되면 이에 따라 데이타를 센싱 및 증폭하는 것이므로, 오퍼레이션 과정에 있어서 불필요한 딜레이 없이 빠른 동작을 얻을 수 있으며, 더불어 워드 라인 작동에 있어서 더미 워드 라인의 딜레이와 불일치하는 변수가 발생하였을때도 안정된 동작을 보장할 수 있고, 이 더미 워드라인에 사용되는 레지스터 및 캐패시터의 불필요한 낭비를 줄여 경제적인 잇점이 있다.As described in detail above, when the word line is enabled, the present invention senses and amplifies data accordingly, so that a fast operation can be obtained without unnecessary delay in an operation process, and a delay of a dummy word line in a word line operation. The stable operation can be ensured even when a variable inconsistent with the above-described variable occurs, and it is economical by reducing unnecessary waste of registers and capacitors used in the dummy word line.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims You will have to look.

Claims

A plurality of detectors constituting a word line of a plurality of word lines in groups of three, detecting an enable of each word line, and outputting a signal corresponding thereto;

And an output unit configured to receive the outputs of the plurality of sensing units in groups of 3 signals and output the final sensing generation signal SG in response to the SG signal. And a bit line sense amplifier enable signal generation circuit.

The method according to claim 1,

The sensing unit includes a plurality of logic elements configured to perform a NOR operation by inputting the level of each word line that constitutes a pair of three lines;

And the output unit comprises a logic element for performing NAND operation by receiving a pair of outputs from the plurality of logic elements.

Switching means for receiving and receiving a sense amplifier restore enable signal (SRE);

A plurality of second switching means connected in series in parallel with said switching means;

It is connected to the second switching means in common, including an output unit for outputting the final sense amplifier generation signal (SG) in response to the output thereof,

And a bit line sense amplifier enable signal generation circuit for detecting an active word line and enabling the SG signal.

The method according to claim 3,

The switching means comprises a MOS transistor which is turned on / off according to the state of the SRE signal;

And the second switching means comprises a plurality of second MOS transistors connected in parallel to the drain terminal of the MOS transistor in parallel.

The method according to claim 4,

And a gate terminal of the plurality of second MOS transistors is connected in a one-to-one correspondence with a plurality of word lines, and one side of the plurality of second MOS transistors is grounded.