KR19980060341U - Initialization signal control circuit of central processing unit - Google Patents
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이 고안은 중앙처리장치(CPU;Central Processing Unit)의 초기화 신호(Initialization Signal, init#) 제어회로에 관한 것으로서, ESC(60)로부터 입력된 초기화 신호(INIT#)를 반전시켜 출력(INIT)하는 인버터(11); 리셋 신호(pci_reset#)를 C단자로, 상기 인버터(11)의 출력(INIT)을 T단자로, 전원전압(Vcc)을 S단자와 D단자로 입력받고, Q단자로부터 신호를 출력하는 디플립플롭(12); 상기 인버터(11)와 디플립플롭(12)의 출력을 입력받아, 부정 논리곱하여 출력(init#)하는 2 입력 난드 게이트(13)를 포함하며, 인텔사의 ESC 칩셋을 사용하여 중앙처리장치(CPU;Pentium Pro)에 초기화 신호(init#)를 공급하는 회로에서, PCI 장치들 및 ESC가 리셋되는 동안에, 중앙처리장치가 다시 초기화되는 것을 방지하므로써, 중앙 처리장치의 신뢰성 및 시스템의 정확성(Realiability)을 확보하는 효과를 가진, 중앙처리장치의 초기화 신호 제어회로에 관한 것이다.The present invention relates to an initialization signal (init #) control circuit of a central processing unit (CPU), which inverts and initializes the initialization signal (INIT #) input from the ESC 60. Inverter 11; A deflip for receiving the reset signal pci_reset # as the C terminal, the output INIT of the inverter 11 as the T terminal, the power supply voltage Vcc as the S terminal and the D terminal, and outputting a signal from the Q terminal. Flop 12; It includes a two-input NAND gate 13 for receiving the output of the inverter 11 and the flip-flop 12, and outputs the result of inverse AND multiplication (init #), using a CPU ESC chipset of the central processing unit (CPU) In the circuit for supplying the initialization signal (init #) to the Pentium Pro, while the PCI devices and the ESC are being reset, by preventing the CPU from being re-initialized, the reliability of the CPU and the system's realiability are prevented. It relates to an initialization signal control circuit of the central processing unit having the effect of ensuring.
Description
이 고안은 중앙처리장치(CPU;Central Processing Unit)의 초기화 신호(Initialization Signal, init#) 제어회로에 관한 것으로서, 더 상세하게 말하면, PCI(Peripheral Component Interface) 장치들(Devices)이 리셋(Reset)되는 동안 중앙처리장치가 초기화되는 것을 방지하는 제어회로에 관한 것이다.The present invention relates to an initialization signal (init #) control circuit of a central processing unit (CPU), and more specifically, PCI (Peripheral Component Interface) devices (Devices) Reset (Reset) The control circuit for preventing the central processing unit from being initialized during the process.
인텔(Intel)사의 ESC(EISA System Controller) 칩셋(Chipset)을 사용하여 중앙처리장치(CPU;Pentium Pro)에 초기화 신호(init#)를 공급하는 회로에서, 종래에는 중앙처리장치의 리셋이 완료되고, PCI 장치들 및 ESC가 리셋되는 동안에 ESC의 초기화 신호(INIT#)가 액티브(Active) 상태에 있게 되면, ESC에서 출력된 초기화 신호(INIT#)가 중앙처리장치를 다시 초기화하는 경우가 발생하였다.In a circuit for supplying an initialization signal (init #) to a CPU (Pentium Pro) using an Intel ESC (EISA System Controller) chipset (Intel), a reset of the CPU is conventionally completed. When the initialization signal (INIT #) of the ESC is active while the PCI devices and the ESC are reset, the initialization signal (INIT #) output from the ESC may re-initialize the CPU. .
그러나 상기한 종래의 상황은 중앙처리장치가 필요하지 않은 시기에 초기화되므로써 중앙처리장치의 신뢰성 및 시스템의 정확성(Realiability)을 확보하기 힘들다는 문제점이 있다.However, the above-described conventional situation has a problem that it is difficult to secure the reliability of the central processing unit and the system accuracy by being initialized when the central processing unit is not needed.
따라서 이 고안의 목적은 상기 문제점을 해결하기 위한 것으로, 인텔사의 ESC 칩셋을 사용하여 중앙처리장치(CPU;Pentium Pro)에 초기화 신호(init#)를 공급하는 회로에서, PCI 장치들 및 ESC가 리셋되는 동안에, 중앙처리장치가 다시 초기화되는 것을 방지하는, 중앙처리장치의 초기화 신호제어회로를 제공하는 것이다.Therefore, the object of the present invention is to solve the above problems, and in the circuit for supplying the initialization signal (init #) to the CPU (Pentium Pro) using the ESC chipset of Intel, the PCI devices and the ESC are reset. It is to provide an initialization signal control circuit of the central processing unit, which prevents the central processing unit from being initialized again during the operation.
도 1은 이 고안의 실시예에 따른 중앙처리장치의 초기화 신호 제어회로를 나타낸 도면이다.1 is a view showing an initialization signal control circuit of a central processing unit according to an embodiment of the present invention.
도 2는 이 고안의 실시예에 따른 중앙처리장치의 초기화 신호 제어회로가 적용된 예로서, ESC 칩셋을 이용한 컴퓨터 주 회로 기판에 대한 대략적인 블록도이다.2 is a block diagram of a computer main circuit board using an ESC chipset as an example in which an initialization signal control circuit of a CPU according to an embodiment of the present invention is applied.
도 3은 이 고안의 실시예에 따른 중앙처리장치의 초기화 신호 제어회로의 타이밍 다이어그램이다.3 is a timing diagram of an initialization signal control circuit of a central processing unit according to an embodiment of the present invention.
상기 목적을 달성하기 위한 이 고안의 구성은, ESC(60)로부터 입력된 초기화 신호(INIT#)를 반전시켜 출력(INIT)하는 인버터(11); 리셋 신호(pci_reset#)를 C단자로, 상기 인버터(11)의 출력(INIT)을 T단자로, 전원전압(Vcc)을 S단자와 D단자로 입력받고, Q단자로부터 신호를 출력하는 디플립플롭(D-Flip Flop, 12); 상기 인버터(11)와 디플립플롭(12)의 출력을 입력받아, 부정 논리곱하여 출력(init#)하는 2 입력 난드 게이트(2-Input NAND Gate, 13)를 포함한다.The structure of this invention for achieving the said objective is the inverter 11 which inverts and outputs the initialization signal INIT # input from the ESC 60; A deflip for receiving the reset signal pci_reset # as the C terminal, the output INIT of the inverter 11 as the T terminal, the power supply voltage Vcc as the S terminal and the D terminal, and outputting a signal from the Q terminal. Flop (D-Flip Flop, 12); And a 2-input NAND gate 13 that receives the outputs of the inverter 11 and the flip-flop 12 and performs a negative AND operation on the output (init #).
상기한 구성에 의한 이 고안의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Embodiments of the present invention by the above-described configuration will be described in detail with reference to the accompanying drawings.
도 1은 이 고안의 실시예에 따른 중앙처리장치의 초기화 신호 제어회로를 나타낸 도면이고, 도 2는 이 고안의 실시예에 따른 중앙처리장치의 초기화 신호 제어회로가 적용된 예로서, ESC 칩셋을 이용한 컴퓨터 주 회로 기판에 대한 대략적인 블록도이고, 도 3은 이 고안의 실시예에 따른 중앙처리장치의 초기화 신호 제어회로의 타이밍 다이어그램이다.1 is a view showing an initialization signal control circuit of the central processing unit according to an embodiment of the present invention, Figure 2 is an example of applying an initialization signal control circuit of the central processing unit according to an embodiment of the present invention, using an ESC chipset 3 is a schematic block diagram of a computer main circuit board, and FIG. 3 is a timing diagram of an initialization signal control circuit of a central processing unit according to an embodiment of the present invention.
도 1, 도 2 및 도 3에 도시되어 있듯이, 전원이 인가되고 외부에서 중앙처리장치(CPU, 40)와 주변회로(30, 50, 60)를 리셋하는 신호가 PMC(PCI와 메모리 콘트롤러, 20)에 입력되며, PCM(20)는 DBX(30, Full name을 적어주십시오.)를 통해 중앙처리장치(40)에 리셋 신호를 출력하여 중앙처리장치(40)를 초기화한다. 다음에는, PCM(20)로부터 PCI 장치들(50) 및 ESC(60)로 리셋 신호가 출력되어 각 주변회로(50, 60)를 초기화시킨다. 이때 ECS(60)가 리셋되는 과정에서, ESC(60)는 중앙처리장치(40)를 초기화하는 신호(INIT#)를 출력하게 되는데, 이 신호(INIT#)는 이 고안의 실시예인, 중앙처리장치의 초기화 센호 제어회로(10)에 입력된다. 상기 신호(INIT#)를 입력받은 중앙처리장치의 초기화 신호 제어회로(10)는 주변장치(50, 60)가 초기화되는 동안에는 중앙처리장치(40)로 초기화 신호(init#)를 출력하지 않으므로, 중앙처리장치(40)가 다시 초기화되는 에러(Error)가 방지된다.As shown in Figs. 1, 2 and 3, the power is supplied and a signal for externally resetting the central processing unit (CPU) 40 and the peripheral circuits 30, 50, and 60 is PMC (PCI and memory controller, 20). ), The PCM 20 initializes the central processing unit 40 by outputting a reset signal to the central processing unit 40 through DBX (30, please write the full name.). Next, a reset signal is output from the PCM 20 to the PCI devices 50 and the ESC 60 to initialize each of the peripheral circuits 50 and 60. At this time, in the process of resetting the ECS 60, the ESC 60 outputs a signal INIT # for initializing the CPU 40, which is an embodiment of the present invention. Input to the initialization sensor control circuit 10 of the device. Since the initialization signal control circuit 10 of the CPU receiving the signal INIT # does not output the initialization signal init # to the CPU 40 while the peripheral devices 50 and 60 are initialized, An error in which the CPU 40 is reinitialized is prevented.
중앙처리장치의 초기화 신호 제어회로(10)의 동작을 도 3을 참조하여 더 상세하게 설명한다.The operation of the initialization signal control circuit 10 of the central processing unit will be described in more detail with reference to FIG. 3.
주변장치(50, 60)가 초기화되는 동안, 즉 PMC(20)로부터 출력되는 주변장치(50, 60)의 리셋 신호(pci_reset#)가 액티브 상태인 동안에, 디플립플롭(12)은 C단자(로우 액티브)로 로우 상태의 상기 리셋 신호(pci_reset#)를 입력받으므로, T단자와 D단자의 입력에 관계없이, Q단자를 통해 항상 로우(low, 0) 신호를 출력한다. 따라서 2 입력 난드 게이트(13)는 중앙처리장치(40)의 초기화 단자로 하이(high 1) 신호를 출력하므로, 중앙처리장치(40)는 이 기간중에 다시 초기화되지 않는다. 한편 주변장치(50, 60)의 초기화가 완료되면, 즉, 주변장치(50, 60)의 리셋 신호(pci_reset#)가 하이 상태가 되면, 디플립플롭(12)의 Q단자는 항상 하이 신호를 출력하므로, ESC(60)로부터 인버터(11)로 입력되는 신호(INIT#)의 상태(로우 또는 하이)가 그대로 2 입력 난드 게이트(13)의 출력(init#)으로 이어진다. 따라서 ECS(60)로부터 초기화 신호를 입력받는 중앙처리장치(40)는 정상적인 시점에서 초기화 신호(init#)를 입력받고 초기화된다.While the peripherals 50 and 60 are being initialized, that is, while the reset signal pci_reset # of the peripherals 50 and 60 output from the PMC 20 is active, the flip-flop 12 is connected to the C terminal ( Since the reset signal pci_reset # is received in a low state through low active, a low signal is always output through the Q terminal regardless of the inputs of the T terminal and the D terminal. Therefore, since the two input NAND gate 13 outputs a high signal to the initialization terminal of the CPU 40, the CPU 40 is not re-initialized during this period. On the other hand, when the initialization of the peripheral devices 50 and 60 is completed, that is, when the reset signal pci_reset # of the peripheral devices 50 and 60 becomes high, the Q terminal of the flip-flop 12 always receives a high signal. Since it outputs, the state (low or high) of the signal INIT # input from the ESC 60 to the inverter 11 is continued as it is to the output init # of the 2 input NAND gate 13. Therefore, the CPU 40 receiving the initialization signal from the ECS 60 receives the initialization signal (init #) at the normal time and is initialized.
여기에서, INIT#, init#, pci_reset# 신호는 액티브 로우인 신호이고, INIT 신호는 액티브 하이 신호이다.Here, the INIT #, init #, and pci_reset # signals are active low signals, and the INIT signal is an active high signal.
또 중앙처리장치(40)에서, 초기화 신호(init#)는 내부 캐시(cache)나 부동 소수점 레지스터에 영향을 주지않고, 내부의 정수 레지스터를 초기화하는 신호이고, 리셋 신호는 모든 프로세서(Processors)를 알려진 상태(known states)로 리셋하고 내부 캐시, 부동 소수점 레지스터 및 정수 레지스터를 모두 초기화하는 신호이다.In the central processing unit 40, the initialization signal (init #) is a signal for initializing the internal integer register without affecting the internal cache or the floating point register, and the reset signal is for all processors. A signal that resets to known states and initializes all internal caches, floating point registers, and integer registers.
이상에서와 같이 이 고안의 실시예에서, 인텔사의 ESC 칩셋을 사용하여 중앙처리장치(CPU;Pentium Pro)에 초기화 신호(init#)를 공급하는 회로에서, PCI 장치들 및 ESC가 리셋되는 동안에, 중앙처리장치가 다시 초기화되는 것을 방지하므로써, 중앙 처리장치의 신뢰성 및 시스템의 정확성(Realiability)을 확보하는 효과를 가진, 중앙처리장치의 초기화 신호 제어회로를 제공한다.As described above, in the embodiment of the present invention, in the circuit for supplying the initialization signal (init #) to the CPU (Pentium Pro) using the ESC chipset of Intel, while the PCI devices and the ESC are reset, By preventing the central processing unit from being initialized again, an initialization signal control circuit of the central processing unit is provided, which has the effect of ensuring the reliability of the central processing unit and the system's accuracy.
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| KR2019970004375U KR19980060341U (en) | 1997-03-10 | 1997-03-10 | Initialization signal control circuit of central processing unit |
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| KR2019970004375U KR19980060341U (en) | 1997-03-10 | 1997-03-10 | Initialization signal control circuit of central processing unit |
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| KR (1) | KR19980060341U (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673927B1 (en) * | 2004-11-29 | 2007-01-25 | 세이코 엡슨 가부시키가이샤 | Electronic device and control method thereof |
-
1997
- 1997-03-10 KR KR2019970004375U patent/KR19980060341U/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673927B1 (en) * | 2004-11-29 | 2007-01-25 | 세이코 엡슨 가부시키가이샤 | Electronic device and control method thereof |
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