KR19980056440A - Memory cell array - Google Patents
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Abstract
본 발명은 다수개의 워드 라인과 다수개의 비트 라인 및 상기 비트 라인의 신호 출력단의 전위를 균등화 하기 위한 레퍼런스 라인을 포함하고, 상기 비트 라인의 신호 출력단과 상기 레퍼런스 라인의 출력단이 제 1 스위칭소자를 통해 도통하여 전위의 균등화가 이루어지는 메모리 셀 어레이의 상기 비트 라인의 신호 입력단과 상기 레퍼런스 라인의 신호 입력단이 제 2스위칭 소자로 연결되고, 상기 제 1 스위칭 소자와 상기 제 2 스위칭 소자는 동일한 제어 신호에 의해 온·오프 제어되어 턴 온되는 경우 상기 비트라인과 상기 레퍼런스 라인이 도통하도록 이루어져, 비트 라인의 과대 충전시에도 상기 레퍼런스 라인과의 전위차를 감소시킬 수 있도록 하는 효과가 있다.The present invention includes a plurality of word lines, a plurality of bit lines, and a reference line for equalizing the potential of the signal output terminal of the bit line, wherein the signal output terminal of the bit line and the output terminal of the reference line are connected through a first switching element. The signal input terminal of the bit line and the signal input terminal of the reference line of the memory cell array in which the potential is equalized are connected to the second switching element, and the first switching element and the second switching element are connected by the same control signal. When the bit line is turned on and off, the bit line and the reference line are connected so that the potential difference with the reference line can be reduced even when the bit line is overcharged.
Description
도1는 종래의 메모리 회로를 나타낸 블록도.1 is a block diagram showing a conventional memory circuit.
도2는 종래의 메모리 셀 어레이를 나타낸 회로도.2 is a circuit diagram showing a conventional memory cell array.
도3는 본 발명의 메모리 회로를 나타낸 블록도.Figure 3 is a block diagram showing a memory circuit of the present invention.
도4는 본 발명의 메모리 셀 어레이를 나타낸 회로도.4 is a circuit diagram showing a memory cell array of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 비트 라인-어드레스 버퍼 200 : 비트 라인-디코더100: bit line-address buffer 200: bit line-decoder
300 : 워드 라인-어드레스 버퍼 400 : 워드 라인-디코더300: word line-address buffer 400: word line-decoder
500 : 제어 신호 발생 회로 600, 810 : 메모리 셀 어레이500: control signal generator circuit 600, 810: memory cell array
700, 820 : 센스 앰프 830 : 리세트 신호 발생 회로700, 820: sense amplifier 830: reset signal generation circuit
ATD : 어드레스 전이 검출 신호 B/L : 비트 라인ATD: Address transition detection signal B / L: Bit line
y : 워드 라인 C : 캐패시터y: word line C: capacitor
Q : NMOS 트랜지스터Q: NMOS transistor
본 발명은 메모리 셀 어레이에 관한 것으로, 특히 비트 라인과 레퍼런스라인의 전위차를 감소시키기 위한 이퀄라이즈 회로를 구비하여 비트 라인의 과대 충전 시에도 상기 레퍼런스 라인과의 전위차를 감소시킬 수 있도록 하는 메모리 셀 어레이에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory cell array, and more particularly to a memory cell array having an equalization circuit for reducing the potential difference between a bit line and a reference line so as to reduce the potential difference with the reference line even when the bit line is overcharged. It is about.
일반적으로 메모리 소자는 워드 라인과 비트 라인으로 구성된 메모리 셀어레이와, 각각의 메모리 셀에서 출력되는 데이타를 검출하여 이를 증폭한다음 출력하도록 이루어지는 센스 앰프를 포함하여 이루어진다.Generally, a memory device includes a memory cell array including a word line and a bit line, and a sense amplifier configured to detect and amplify data output from each memory cell, and output the amplified data.
이와 같은 메모리 소자의 구성을 도1와 도2를 참조하여 설명하면 다음과 같다.The configuration of such a memory device will be described with reference to FIGS. 1 and 2 as follows.
도1는 증래의 메모리 소자의 구성을 나타낸 블록도이다.1 is a block diagram showing the structure of a conventional memory element.
도1에 나타낸 바와 같이, 비트 라인-어드레스 신호가 발생하여 비트라인-어드레스 버퍼(100)에 입력되도록 연결되고, 비트 라인-어드레스 버퍼(100)를 통해 출력된 비트 라인-어드레스 신호는 비트 라인 디코더(200)에 입력되도록 연결된다.As shown in Fig. 1, a bit line-address signal is generated and connected to the bit line-address buffer 100, and the bit line-address signal output through the bit line-address buffer 100 is a bit line decoder. It is connected to be input to 200.
비트 라인-디코더(200)에서 출력된 비트 라인-선택 신호는 메모리 셀 어레이(600)에 입력되도록 연결된다.The bit line-select signal output from the bit line-decoder 200 is connected to be input to the memory cell array 600.
또한 워드 라인-어드레스 신호가 발생하여 워드 라인-어드레스 버퍼(300)에 입력되도록 연결되고, 워드 라인-어드레스 버퍼(300)를 통해 출력된 워드 라인-어드레스 신호는 워드 라인 디코더(200)에 입력되도록 연결된다.In addition, a word line-address signal is generated and connected to the word line-address buffer 300, and a word line-address signal output through the word line-address buffer 300 is input to the word line decoder 200. Connected.
워드 라인-디코더(200)에서 출력된 워드 라인-선택 신호는 메모리 셀 어레이(600)에 입력되도록 연결된다.The word line-select signal output from the word line-decoder 200 is connected to be input to the memory cell array 600.
메모리 셀 어레이(600)를 통해 출력된 데이타 신호는 센스 앰프(700)에 입력되도록 연결된다.The data signal output through the memory cell array 600 is connected to be input to the sense amplifier 700.
이와 같이, 비트 라인-어드레스 버퍼(100)에 입력되는 비트 라인-어드레신호와 워드 라인-어드레스 버퍼(300)에 입력되는 워드 라인-어드레스 신호의 레벨 천이가 발생하면, 레벨 천이 검출 신호가 제어 신호 발생 회로(500)에 입력되도록 연결되며, 제어 신호 발생 회로(500)에서 출력되는 제어 신호는 센스 앰프(700)에 입력되도록 연결된다.As such, when a level transition between the bit line address signal input to the bit line address buffer 100 and the word line address signal input to the word line address buffer 300 occurs, the level transition detection signal is a control signal. It is connected to be input to the generation circuit 500, the control signal output from the control signal generation circuit 500 is connected to be input to the sense amplifier 700.
도2는 증래의 메모리 셀 어레이를 나타낸 회로도이다.Fig. 2 is a circuit diagram showing a conventional memory cell array.
도2에 나타낸 바와 같이, 메모리 셀 어레이(600)는 NMOS 트랜지스터와 캐패시터로 구성된 단위셀이 다수개 직렬로 연결되어 이루어진 비트 라인(B/L①)∼B/Lⓝ)이 다수개 구비되고, 각각의 NMOS 트랜지스터의 게이트 단자에는 워드 라인-어드레스 신호가 입력되도록 연결되고, 각각의 비트 라인(B/L①∼B/L(ⓝ)의 입력단에는 비트 라인-어드레스 신호가 입력되도록 연결된다.As shown in FIG. 2, the memory cell array 600 includes a plurality of bit lines B / L① to B / Lⓝ formed by connecting a plurality of unit cells composed of NMOS transistors and capacitors in series. A word line-address signal is connected to a gate terminal of an NMOS transistor, and a bit line-address signal is connected to an input terminal of each bit line B / L① to B / L (ⓝ).
이와 같은 비트 라인(B/L①∼B/Lⓝ)과 함께, 게이트 단자가 전원 전압(VCC) 단자에 연결된 NMOS 트랜지스터와 캐패시터로 이루어진 메모리 셀이 다수개 직렬로 연결되이 이루어진 레퍼런스 라인(R/L)이 구비된다.Along with the bit lines B / L① to B / Lⓝ, a reference line R / L in which a plurality of memory cells including NMOS transistors and capacitors having a gate terminal connected to a power supply voltage VCC terminal are connected in series. ) Is provided.
비트 라인(B/L①∼B/Lⓝ)의 출력단과 레퍼런스 라인(R/L)의 출력단은 NMOS 트랜지스터(QR1)로 연결되며, NMOS 트랜지스터(QR1)의 게이트 단자는 제어 신호 발생 회로(500)에서 출력되는 제어 신호(CTRL)가 입력되도록 연결된다.The output terminal of the bit lines B / L① to B / Lⓝ and the output terminal of the reference line R / L are connected to the NMOS transistor QR1, and the gate terminal of the NMOS transistor QR1 is the control signal generating circuit 500. The control signal (CTRL) output from the input is connected.
또한 비트 라인(B/L①∼B/Lⓝ)을 통해 출력되는 신호와 레퍼런스 라인(R/D)을 통해 출력되는 신호가 센스 앰프(700)에 각각 입력되도록 연결된다.In addition, the signals output through the bit lines B / L① to B / Lⓝ and the signals output through the reference line R / D are connected to the sense amplifiers 700, respectively.
이와 같이 구성된 증래의 메모리 셀 어레이의 동작을 설명하면 다음과 같다.The operation of a conventional memory cell array configured as described above is as follows.
비트 라인-어드레스 신호가 입력되어 임의의 비트 라인이 선택되면, 선택된 비트 라인의 캐패시터에는 충전이 이루어진다.When a bit line-address signal is input and an arbitrary bit line is selected, the capacitor of the selected bit line is charged.
이와 같이 층전이 이루어진 상태에서 워드 라인-어드레스 신호가 입력되면 입력된 워드 라인-어드레스 신호에 따라 선택된 NMOS 트랜지스터가 턴 온 된다.In this state, when the word line-address signal is input in the state where the layer charge is performed, the selected NMOS transistor is turned on according to the input word line-address signal.
이와 같이 턴 온된 NMOS 트랜지스터를 통해 캐패시터의 충전 전압이 방전되어 비트 라인 출력단을 통해 센스 앰프(700)에 입력된다.The charged voltage of the capacitor is discharged through the turned-on NMOS transistor and input to the sense amplifier 700 through the bit line output terminal.
센스 앰프(700)에 입력된 신호는 소정의 레벨로 증폭되어 데이타로서 출력된다.The signal input to the sense amplifier 700 is amplified to a predetermined level and output as data.
이와같은 데이타의 출력이 이루어진 다음, 다른 데이타를 출력하기 위하여 비트 라인-어드레스 신호 또는 워드 라인-어드레스 신호의 레벨 천이가 발생하면, 제어 신호 발생 회로(500)에서는 제어 신호(CTRL)가 발생하여 NMOS 트랜지스터(QR1)를 턴 온시킨다.After such data is output, if a level shift of the bit line address signal or the word line address signal occurs to output another data, the control signal generation circuit 500 generates a control signal CTRL to generate an NMOS. The transistor QR1 is turned on.
턴 온된 NMOS 트랜지스터(QR1)를 통해 레퍼런스 라인(R/L)의 캐패시터(CD1)의 충전 전압이 방전되어 비트 라인(B/L①)∼B/L(ⓝ))의 출력단과 레퍼런스 라인(R/'L)의 출력단의 전위가 전윈 전압(VCC)과 접지 전압(VSS)의 중간레벨로 균동화된다.Through the turned-on NMOS transistor QR1, the charge voltage of the capacitor CD1 of the reference line R / L is discharged to discharge the output terminal of the bit lines B / L① to B / L (ⓝ) and the reference line R /. The potential at the output of 'L' is equalized to the intermediate level between power voltage VCC and ground voltage VSS.
이와 같이 균등화 된 전위에서 입력되는 데이타가 하이 레벨이면 비트라인(B/L①∼B/Lⓝ))의 출력단의 전위는 균등화된 전위보다 다소 높게되고, 입력되는 데이타가 로우 레벨이면 비트 라인(B/L①∼B/Lⓝ)의 출력단의 전위는 균등화된 전위보다 다소 낮게되며, 센스 앰프(700)에서는 이와같은 미세한 전위차의 신호를 입력으로 받아 소정 레벨로 증폭하여 출력한다.If the data input at the equalized potential is high level, the potential of the output terminal of the bit lines B / L① to B / Lⓝ is slightly higher than the equalized potential, and if the input data is low level, the bit line B The potentials of the output terminals of / L① to B / Lⓝ are slightly lower than the equalized potentials, and the sense amplifier 700 receives signals of such minute potential difference as inputs and amplifies them to a predetermined level.
따라서 데이타의 레벨 변화에도 비트 라인(B/L①∼B/Lⓝ)의 출력단의 레벨 변화의 크기는 매우 작게되는 것이다.Therefore, the magnitude of the level change at the output terminal of the bit lines B / L 1 to B / Lⓝ is very small even at the level change of data.
그러나 이와같은 종래의 메모리 셀 어레이의 출력단의 레벨 변화폭을 감소시키기 위한 균등화 동작에 있어서, 비트 라인을 구성하는 각각의 캐패시터에 충전된 전위가 매우 높은 경우에는 레퍼런스 라인(R/L)을 통한 전위의균등화 작업이 층분히 이루어지지 않게 되어 데이타 출력 에러가 발생하는 등의 문제가 있다.However, in the equalization operation for reducing the level change of the output stage of the conventional memory cell array, when the potential charged in each capacitor constituting the bit line is very high, the potential through the reference line R / L There is a problem that the equalization operation is not performed sufficiently, resulting in a data output error.
따라서 본 발명은 비트 라인과 레퍼런스 라인의 전위차를 감소시키기 위한 이퀄라이즈 회로를 구비하여 비트 라인의 과대 충전 시에도 상기 레퍼런스 라인과의 전위차를 감소시킬 수 있도록 하는 목적이 있다.Accordingly, an object of the present invention is to provide an equalization circuit for reducing the potential difference between the bit line and the reference line, so that the potential difference with the reference line can be reduced even when the bit line is overcharged.
이와같은 목적의 본 발명은 다수게의 워드 라인과 다수개의 비트 라인 및 상기 비트 라인의 신호 출력단의 전위를 균등화 하기 위한 레퍼런스 라인을 포함하고, 상기 비트 라인의 신호 출력단과 상기 레퍼런스 라인의 출력단이 제 1 스위칭 소자를 통해 도통하여 전위의 균등화가 이루어지는 메모리 셀 어레이의 상기 비트 라인의 신호 입력단과 상기 레퍼런스 라인의 신호 입력단이 제 2 스위칭 소자로 연결되고, 상기 제 1 스위칭 소자와 상기 제 2 스위칭 소자는 동일한 제어 신호에 의해 온·오프 제어되어 턴 온되는 경우 상기 비트 라인과 상기 레퍼런스 라인이 도통하도록 이루어진다.The present invention for this purpose includes a plurality of word lines, a plurality of bit lines, and a reference line for equalizing the potential of the signal output terminal of the bit line, wherein the signal output terminal of the bit line and the output terminal of the reference line are provided. The signal input terminal of the bit line and the signal input terminal of the reference line of the memory cell array are connected to the second switching element through which the potential is equalized through the first switching element, and the first switching element and the second switching element When the on / off control is turned on by the same control signal, the bit line and the reference line are conducted.
또한 비트 라인 선택 신호의 레벨 천이를 검출하여 상기 비트 라인 선택신호의 레벨 천이가 발생하게 되면 소정의 펄스폭을 갖는 제어 신호를 출력하도록 이루어진 제어 신호 발생부와, 상기 비트 라인의 출력단과 접지 단자 사이에 연결되어 상기 제어 신호를 입력으로 받아 온·오프 제어되는 제2 스위칭 소자와, 상기 레퍼런스 라인과 접지 단자 사이에 연결되어 상기제어 신호를 입력으로 받아 온·오프 제어되는 제 3 스위칭 소자를 포함하여이루어진다.In addition, when the level shift of the bit line selection signal is detected and the level shift of the bit line selection signal occurs, a control signal generator configured to output a control signal having a predetermined pulse width and between the output terminal of the bit line and the ground terminal. A second switching element connected to the second switching element to receive the control signal as an input and to be controlled on / off, and a third switching element connected between the reference line and the ground terminal to receive the control signal as an input and to be controlled on / off; Is done.
이와 같이 이루어진 본 발명의 일실시예를 도3와 도4를 참조하여 설명하면 다음과 같다.An embodiment of the present invention made as described above will be described with reference to FIGS. 3 and 4.
도3는 본 발명의 메모리 회로를 나타낸 블록도이다.3 is a block diagram showing a memory circuit of the present invention.
도3에 나타낸 바와 같이, 메모리 셀 어레이(810)에는 비트 라인-디코더의 출력 신호인 비트 라인-어드레스 신호와 워드 라인-디코더의 출력신호인 워드 라인-어드레스 신호가 입력되도록 연결된다.As shown in FIG. 3, the memory cell array 810 is connected such that a bit line address signal, which is an output signal of a bit line decoder, and a word line address signal, which is an output signal of a word line decoder, are input.
리세트 신호 발생 회로(830)에는 워드 라인-어드레스 신호가 입력되도록 연결되고, 리세트 신호 발생 회로(830)에서 출력되는 리세트 신호는 메모리 셀 어레이(810)에 입력되도록 연결된다.A word line-address signal is connected to the reset signal generator 830, and a reset signal output from the reset signal generator 830 is connected to the memory cell array 810.
메모리 셀 어레이(810)에서 출력되는 데이타 신호는 센스 앰프(820)에 입력되도록 연결된다.The data signal output from the memory cell array 810 is connected to be input to the sense amplifier 820.
이와 같이 이루어진 본 발명의 메모리 셀 어레이(810)와 주변 회로의 연결관계를 도4를 참조하여 설명하면 다음과 같다.A connection relationship between the memory cell array 810 and the peripheral circuit of the present invention as described above will be described with reference to FIG.
도4는 본 발명의 메모리 셀 어레이를 나타낸 회로도이다.4 is a circuit diagram showing a memory cell array of the present invention.
도4에 나타낸 바와 같이, 메모리 셀 어레이(810)는 NMOS 트랜지스터와 캐패시터로 구성된 단위셀이 다수개 직렬로 연결되어 이루어진 비트 라인(B/Lⓛ)∼B/Lⓝ)이 다수개 구비되고, 각각의 NMOS 트랜지스터의 게이트 단자에는 워드 라인-어드레스 신호가 입력되도록 연결되고, 각각의 비트 라인(B/Lⓛ)∼B/L(ⓝ))의 입력단에는 비트 라인-어드레스 신호가 입력되도록 연결된다.As shown in FIG. 4, the memory cell array 810 includes a plurality of bit lines (B / Lⓛ) to B / Lⓝ formed by connecting a plurality of unit cells composed of NMOS transistors and capacitors in series. A word line-address signal is connected to a gate terminal of each NMOS transistor, and a bit line-address signal is connected to an input terminal of each bit line (B / Lⓛ) to B / L (ⓝ). .
이와 같은 비트 라인(B/L①∼B/Lⓝ)과 함께, 게이트 단자가 전원 전압(VCC) 단자에 연결된 NMOS 트랜지스터와 캐패시터로 이루어진 메모리 셀이 다수개 직렬로 연결되어 이루어진 레퍼런스 라인(R/L)이 구비된다.Along with such bit lines (B / L① to B / Lⓝ), a reference line (R / L) in which a plurality of memory cells including NMOS transistors and capacitors having a gate terminal connected to a power supply voltage (VCC) terminal are connected in series ) Is provided.
각각의 비트 라인(B/L①)∼B/Lⓝ)의 입력단에는 워드 라인-어드레스 신호가 게이트 단자에 입력되도록 연결된 NMOS 트랜지스터가 연결된다.NMOS transistors connected to the word line-address signals are input to the input terminals of the bit lines B / L① to B / Lⓝ.
비트 라인(B/L①)∼B/Lⓝ))의 입력단과 레퍼런스 라인(R/L)의 입력단은 NMOS 트랜지스터(QR14)로 연결되며, NMOS 트랜지스터(QR14)의 게이트 단자에는 제어 신호(CTRL)가 입력되도록 연결된다.The input terminal of the bit lines B / L① to B / Lⓝ) and the input terminal of the reference line R / L are connected to the NMOS transistor QR14, and the control signal CTRL is connected to the gate terminal of the NMOS transistor QR14. Is connected to be input.
또한 비트 라인(B/L①)∼B/Lⓝ)의 출력단과 레퍼런스 라인(R/L)의 출력단은 NMOS 트.랜지스터(QR11)로 연결되며, NMOS 트랜지스터(QR11)의 게이트 단자는 제어 신호(CTRL)가 입력되도록 연결된다.In addition, the output terminals of the bit lines B / L① to B / Lⓝ and the output terminals of the reference line R / L are connected to the NMOS transistor QR11, and the gate terminal of the NMOS transistor Q11 is a control signal. (CTRL) is connected to be input.
비트 라인(B/L①)∼B/Lⓝ)의 출력단과 접지 단자 사이에는 NMOS 트랜지스터(QR12)가 연결되고, NMOS 트랜지스터(QR12)의 게이트 단자에는 리세트 신호 발생 회로(830)에서 출력되는 리세트 신호가 입력되도록 연결된다.The NMOS transistor QR12 is connected between the output terminal of the bit lines B / L① to B / Lⓝ and the ground terminal, and the reset signal generated by the reset signal generation circuit 830 is connected to the gate terminal of the NMOS transistor QR12. The set signal is connected to be input.
레퍼런스 라인(R/L)의 출력단과 접지 단자 사이에는 NMOS 트랜지스터(QR13)가 연결되고, NMOS 트랜지스터(QR12)의 게이트 단자에는 리세트 신호발생 회로(830)에서 출력되는 리세트 신호가 입력되도록 연결된다.The NMOS transistor QR13 is connected between the output terminal of the reference line R / L and the ground terminal, and the reset signal output from the reset signal generator circuit 830 is input to the gate terminal of the NMOS transistor QR12. do.
비트 라인(B/L①∼B/Lⓝ)을 통해 출력되는 신호와 레퍼런스 라인(R/L)을 통해 출력되는 신호가 센스 앰프(820)에 각각 입력되도록 연결된다.Signals output through the bit lines B / L① to B / Lⓝ and signals output through the reference line R / L are connected to the sense amplifiers 820, respectively.
이와 같이 이루어진 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention made as described above are as follows.
비트 라인-어드레스 신호가 입력되어 임의의 비트 라인이 선택되면, 선택된 비트 라인의 캐패시터에는 충전이 이루어진다.When a bit line-address signal is input and an arbitrary bit line is selected, the capacitor of the selected bit line is charged.
이와 같이 층전이 이루어진 상태에서 워드 라인-허드레스 신호가 입력되면 입력된 워드 라인-어드레스 신호에 따라 선택된 NMOS 트랜지스터가 턴 온된다.When the word line-address signal is input in the state in which the layer charge is performed in this way, the NMOS transistor selected according to the input word line-address signal is turned on.
이와 같이 턴 온된 NMOS 트랜지스터를 통해 캐패시터의 충전 전압이 방전되어 비트 라인 출력단을 통해 센스 앰프(820)에 입력된다.The charged voltage of the capacitor is discharged through the turned on NMOS transistor and input to the sense amplifier 820 through the bit line output terminal.
센스 앰프(820)에 입력된 신호는 소정의 레벨로 증폭되어 데이타로서 출력된다.The signal input to the sense amplifier 820 is amplified to a predetermined level and output as data.
이와 같은 데이타의 출력이 이루어진 다음, 다른 데이타를 출력하기 위하여 비트 라인-어드레스 신호 또는 워드 라인-어드레스 신호의 레벨 천이가 발생하면, 제어 신호(CTRL)를 통해 NMOS 트랜지스터(QR21)가 턴 온된다.After the output of such data is made, when the level transition of the bit line address signal or the word line address signal occurs to output other data, the NMOS transistor QR21 is turned on through the control signal CTRL.
턴 온된 NMOS 트랜지스터(QR21)를 통해 레퍼런스 라인(R/L)의 캐패시터(CD11)의 충전 전압이 방전되어 비트 라인(B/L①∼B/Lⓝ)의 출력단과 레퍼런스 라인(R/L)의 출력단의 전위가 전원 전압(VCC)과 접지 전압(VSS)의 중간 레벨로 균등화된다.The charged voltage of the capacitor CD11 of the reference line R / L is discharged through the turned-on NMOS transistor QR21 to discharge the output terminals of the bit lines B / L① to B / Lⓝ and the reference line R / L. The potential of the output terminal is equalized to the intermediate level between the power supply voltage VCC and the ground voltage VSS.
이와 같이 균등화 된 전위에서 입력되는 데이타가 하이 레벨이면 비트라인(B/L①∼B/Lⓝ)의 출력단의 전위는 균등화된 전위보다 다소 높게되고, 입력되는 데이타가 로우 레벨이면 비트 라인(B/L①∼B/Lⓝ)의 출력단의 전위는 균등화된 전위보다 다소 낮게되며, 센스 앰프(820)에서는 이와 같은 미세한 전위차의 신호를 입력으로 받아 소정 레벨로 증폭하여 출력한다.If the data input at the equalized potential is at the high level, the potential at the output terminal of the bit lines B / L① to B / Lⓝ is slightly higher than the equalized potential, and if the input data is at the low level, the bit line (B / The potential at the output terminal of L1? B / L? Is slightly lower than the equalized potential, and the sense amplifier 820 receives a signal having such a small potential difference as an input and amplifies the signal to a predetermined level.
따라서 데이타의 레벨 변화에도 비트 라인(B/L①)∼B/Lⓝ)의 출력단의 레벨 변화의 크기는 매우 작게되는 것이다.Therefore, the magnitude of the level change of the output stages of the bit lines B / L① to B / Lⓝ is very small even when the data level changes.
이와 같은 데이타 출력 과정에서 비트 라인-어드레스 신호에 레벨 천이가 발생하여 리세트 신호 발생 회로(830)를 통해 검출되면, 리세트 신호 발생 회로(830)에서는 소정의 펄스 폭을 갖는 리세트 신호가 출력되어 NMOS 트랜지스터(QR12)(QR13)를 턴 온시킨다.When a level shift occurs in the bit line-address signal during the data output process and is detected by the reset signal generator 830, the reset signal generator 830 outputs a reset signal having a predetermined pulse width. To turn on the NMOS transistor QR12 (QR13).
따라서 비트 라인(B/L①)∼B/Lⓝ)이 리세트됨으로써 각각의 비트 라인(B/L①∼B/Lⓝ)에 구비되어 있는 캐패시터가 과대 충전되는 것을 방지할 수 있는 것이다.Therefore, by resetting the bit lines B / L① to B / Lⓝ, it is possible to prevent the capacitors provided in the bit lines B / L① to B / Lⓝ from being overcharged.
또한 제어 신호(CTRL)에 의해 NMOS 트랜지스터(QR11)(QR14)가 턴 온됨으로써 비트 라인(B/L①∼B/Lⓝ)과 레퍼런스 라인(R/L)과의 전위차의 균등화가 보다 신속히 이루어지는 것이다.In addition, the NMOS transistors QR11 and QR14 are turned on by the control signal CTRL, so that the potential difference between the bit lines B / L① to B / Lⓝ and the reference line R / L can be equalized more quickly. .
따라서 본 발명은 비트 라인과 레퍼런스 라인의 전위차를 감소시키기 위한 이퀄라이즈 회로를 구비하여 비트 라인의 과대 충전시에도 상기 레퍼런스 라인과의 전위차를 감소시킬 수 있도록 하는 효과를 제공한다.Therefore, the present invention includes an equalizing circuit for reducing the potential difference between the bit line and the reference line, thereby providing an effect of reducing the potential difference with the reference line even when the bit line is overcharged.
Claims (3)
Priority Applications (1)
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| KR1019960075710A KR100226490B1 (en) | 1996-12-28 | 1996-12-28 | Memory cell array |
Applications Claiming Priority (1)
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| KR1019960075710A KR100226490B1 (en) | 1996-12-28 | 1996-12-28 | Memory cell array |
Publications (2)
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Family Applications (1)
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-
1996
- 1996-12-28 KR KR1019960075710A patent/KR100226490B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100226490B1 (en) | 1999-10-15 |
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