KR19980053688A - Manufacturing method of semiconductor device - Google Patents
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Abstract
본 발명은 디램의 리프레쉬 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method for manufacturing a semiconductor device that can improve the refresh characteristics of the DRAM.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판에 제 1 전도 타입의 웰을 형성하는 단계, 상기 제 1 전도 타입의 웰의 소정 부분에 불순물 영역을 형성하는 단계; 상기 반도체 기판의 소정 부분에 필드 산화막을 형성하는 단계; 상기 반도체 기판 상부의 소정 영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측의 웰 내에 제 2 전도 타입의 소오스, 드레인 영역을 형성하는 단계로, 상기 소오스 영역은 불순물 영역 상에 형성하는 단계; 상기 반도체 기판의 결과물 상부에 층간 절연막을 형성하는 단계; 상기 소오스 영역이 노출되도록 층간 절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계; 및 상기 소오스 영역과 콘택되도록 층간 절연막 상부에 스토리지 노드 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention comprises the steps of forming a well of a first conductivity type in a semiconductor substrate, forming an impurity region in a predetermined portion of the well of the first conductivity type; Forming a field oxide film on a predetermined portion of the semiconductor substrate; Forming a gate electrode on a predetermined region of the semiconductor substrate; Forming a source and drain region of a second conductivity type in the wells on both sides of the gate electrode, wherein the source region is formed on an impurity region; Forming an interlayer insulating film on the resultant of the semiconductor substrate; Etching the interlayer insulating layer to expose the source region to form a storage node contact hole; And forming a storage node capacitor on the interlayer insulating layer to be in contact with the source region.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 다이나믹 랜덤 어세스 메모리(dynamic random access memory 이하, 디램) 셀의 접합 누설 전류를 방지하여, 디램의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device capable of preventing junction leakage current of a dynamic random access memory (DRAM) cell and improving refresh characteristics of the DRAM. It relates to a method for producing.
최근, 반도체 제조 기술의 발달과 더불어 메모리 디바이스의 수요가 급증함에 따라, 고집적화된 메모리 셀이 요구된다. 이러한 메모리 셀의 데이타는 행과 열을 따라서 호출되어 리드(read) 및 라이트(write)된다. 특히, 고집적화된 구조의 메모리 디바이스의 단위 셀은 1개의 캐패시터와 1개의 트랜지스터로 구성되고, 이때, 트랜지스터는 대개의 경우에 N모스 트랜지스터이며, 캐패시터에 전하를 저장하거나 또는 호출할 수 있게 하는 스위치로서 작용한다. 이러한 메모리 셀내의 캐패시터는 일정 시간이 경과되면 전하가 방전되므로 주기적으로 전하가 재충전되어야 된다. 캐패시터에 대한 주기적인 전하의 재충전을 리플레쉬(refresh)라고 하며, 이러한 메모리 셀이 리플레쉬되기 위하여는 별도의 리플레쉬 회로부가 메모리 집적회로에 부착된다.In recent years, with the development of semiconductor manufacturing technology and the demand of memory devices have soared, highly integrated memory cells are required. Data in these memory cells is called along the rows and columns to be read and written. In particular, the unit cell of the memory device of the highly integrated structure is composed of one capacitor and one transistor, where the transistor is usually an NMOS transistor, and as a switch to store or recall the charge in the capacitor Works. Since the capacitor in the memory cell discharges the charge after a predetermined time, the charge must be periodically recharged. The periodic recharging of the charge to the capacitor is called refresh, and in order for such memory cells to be refreshed, a separate refresh circuit portion is attached to the memory integrated circuit.
이와 같은, 디램 셀은 도 1A 에 도시된 바와 같이, P웰(1A)이 구비된 반도체 기판(1)의 적소에는 공지된 로코스 기술에 의하여 필드 산화막(2)이 형성된다. 이어서, 반도체 기판(1) 상부에, 게이트 절연막(3A)과 게이트 전극용 물질 예를 들어, 불순물이 도핑된 폴리실리콘막이 소정 두께로 증착된 다음, 소정 부분 식각되어, 게이트 전극(3)이 형성된다. 이어서, 게이트 전극(3)의 양측 기판 영역에 기판과 반대 타입의 불순물 예를 들어, 2×1013내지 1018ion/㎠ 정도의 농도를 갖는 인이온을 소정의 이온 주입 에너지를 가지고 이온 주입하여 소오스, 드레인 영역(4A, 4B)이 형성된다. 그리고 나서, 반도체 기판(1) 상부에는 반도체 기판(1)의 게이트 전극(3)과, 이후에 형성될 캐패시터 사이를 절연시키기 위하여, 층간 절연막(6)이 형성된다. 이어서, 층간 절연막(6)은 스토리지 노드 캐패시터와 콘택되어질 소오스 영역(4A)이 노출되도록 식각되어, 스토리지 노드 콘택홀(도시되지 않음)이 형성된다. 이때, 스토리지 노드 콘택홀을 형성하는 공정시, 충분한 콘택홀의 폭을 확보하기 위하여, 필드 산화막의 양측단 즉, 버즈 빅 영역이 일부 식각되도록 한다. 그리고, 식각 되어진 필드 산화막의 버즈 빅 영역의 데미지를 보상하기 위하여, 소정의 플러그 이온 예를 들어, 인이온이 이온 주입된다.As described above, in the DRAM cell, as shown in FIG. 1A, the field oxide film 2 is formed by a known LOCOS technique in place of the semiconductor substrate 1 provided with the P well 1A. Subsequently, a gate insulating film 3A and a material for a gate electrode, for example, a polysilicon film doped with an impurity, are deposited to a predetermined thickness on the semiconductor substrate 1, and then partially etched to form a gate electrode 3. do. Subsequently, impurities of opposite types to the substrate, for example, phosphorus ions having a concentration of about 2 × 10 13 to 10 18 ions / cm 2, are ion-implanted in both substrate regions of the gate electrode 3 with a predetermined ion implantation energy. Source and drain regions 4A and 4B are formed. Then, an interlayer insulating film 6 is formed on the semiconductor substrate 1 to insulate between the gate electrode 3 of the semiconductor substrate 1 and the capacitor to be formed later. Subsequently, the interlayer insulating layer 6 is etched to expose the source region 4A to be contacted with the storage node capacitor, thereby forming a storage node contact hole (not shown). At this time, during the process of forming the storage node contact hole, both ends of the field oxide layer, that is, the buzz big region, are partially etched to secure sufficient contact hole width. In order to compensate for damage of the buzz big region of the etched field oxide film, a predetermined plug ion, for example, phosphorus ion is ion-implanted.
그후, 노출된 소오스 영역(4A)와 콘택되도록, 불순물이 도핑된 예를 들어, 인이온이 2×1018-2×1018ion/㎠ 정도를 포함하는 폴리실리콘 층간 절연막(6) 상부에 형성된 후, 소정 부분 패터닝되어, 스토리지 노드 전극(7)이 형성되고, 그 이후의 공정이 진행된다.Thereafter, an impurity-doped, for example, phosphorus ion is formed on the polysilicon interlayer insulating film 6 containing about 2 x 10 18 -2 x 10 18 ions / cm 2 so as to contact the exposed source region 4A. Thereafter, a predetermined portion is patterned, and the storage node electrode 7 is formed, and the subsequent steps are performed.
도 1B 는 종래의 반도체 메모리 소자의 소오스 영역의 깊이에 따른 불순물의 농도 분포도를 나타낸 그래프로서, 도면에서 A 곡선은 반도체 기판의 깊이에 따른 제 1 전도 타입 즉, P웰의 도핑 프로파일을 나타낸 곡선이고, B 곡선은 반도체 기판의 깊이에 따른 제 2 전도 타입 즉, 접합 영역의 도핑 프로 파일을 나타낸 곡선이며, C 곡선은 A 곡선과 B 곡선의 농도 분포의 차를 나타낸 곡선이다.FIG. 1B is a graph showing a concentration distribution of impurities according to a depth of a source region of a conventional semiconductor memory device. In the drawing, A curve is a curve showing a doping profile of a first conductivity type, that is, a P well according to a depth of a semiconductor substrate. , B curve is a curve showing the doping profile of the second conductivity type, that is, the junction region according to the depth of the semiconductor substrate, C curve is a curve showing the difference between the concentration distribution of the A curve and the B curve.
도면을 참조하여, P웰의 도핑 프로 파일을 나타낸 A 곡선은, 반도체 기판의 소정 깊이까지는 거의 비슷한 농도 분포를 하고 있다. 반면 접합 영역의 도핑 프로파일을 나타낸 B 곡선은, 반도체 기판 표면에서는 불순물이 피크치를 갖다가, 점차적으로 감소되는 농도 분포를 갖는다. A 곡선과 B 곡선과의 농도 분포차인 C 곡선은, A 곡선과 B 곡선이 교차하는 부분 즉, 접합 경계면 영역에서는 급격히 강하되다가, 그 이후에는 P웰과 같은 농도 분포를 갖는다.Referring to the drawings, the A curve showing the doping profile of the P wells has a nearly similar concentration distribution up to a predetermined depth of the semiconductor substrate. On the other hand, the B curve showing the doping profile of the junction region has a concentration distribution in which impurities have peaks on the surface of the semiconductor substrate and gradually decrease. The C curve, which is the difference in concentration distribution between the A and B curves, drops sharply at the intersection of the A and B curves, that is, at the junction interface region, and then has the same concentration distribution as the P well.
그러나, 상기와 같은 종래의 디램 셀은, 스토리지 노드 전극의 형성후, 스토리지 노드 전극에 포함된 불순물의 농도가 접합 영역의 불순물 농도보다 높음으로 인하여, 스토리지 노드 전극내의 불순물은 농도가 낮은 접합 영역쪽으로 외방 확산된다. 이때, 스토리지 노드 전극내의 불순물들은 상기 플러그 이온이 주입된 부분에 대부분 확산되어, 소오스 영역(4A)은 대칭의 형태가 아닌 비정상적인 형태가 되고, 이 비정상적인 부분에는 강한 전계가 걸리게 된다.However, in the conventional DRAM cell as described above, since the impurity concentration contained in the storage node electrode is higher than the impurity concentration in the junction region after the formation of the storage node electrode, the impurities in the storage node electrode toward the junction region having a lower concentration. Spread outwards. At this time, impurities in the storage node electrode are mostly diffused into the portion where the plug ions are implanted, so that the source region 4A becomes an abnormal shape rather than a symmetrical shape, and a strong electric field is applied to the abnormal portion.
이로 인하여, 강한 전계가 걸리는 영역에는 충돌 이온화(impact ionization)에 의하여 다량의 전류가 발생되고, 이 다량의 전류의 발생으로, 접합 누설이 발생하게 된다. 이때, 디램에서의 접합 누설 전류는 디램의 리프레쉬 특성을 저하시키므로, 디램의 신뢰성 및 수율이 저하시킨다.For this reason, a large amount of electric current is generated by the impact ionization in the area | region which a strong electric field is applied, and junction leakage arises by generation | occurrence | production of this large amount of electric current. At this time, the junction leakage current in the DRAM lowers the refresh characteristics of the DRAM, thereby lowering the reliability and yield of the DRAM.
따라서, 본 발명의 목적은, 스토리지 노드 전극이 콘택되는 소오스 영역의 공핍 영역층을 증대시키어, 강하게 걸리는 전계를 약하게 하여, 누설 전류의 발생 방지를 최소화하여, 디램의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to increase the depletion region layer of the source region to which the storage node electrode is contacted, to weaken the strongly applied electric field, to minimize the occurrence of leakage current, and to improve the refresh characteristics of the DRAM. It is to provide a method for manufacturing a device.
도 1A 은 종래 기술에 따라 제조된 반도체 소자의 단면도.1A is a sectional view of a semiconductor device made in accordance with the prior art;
도 1B 는 종래의 반도체 소자의 접합 영역의 깊이에 따른 불순물의 농도 분포도를 나타낸 그래프.1B is a graph showing a concentration distribution of impurities according to a depth of a junction region of a conventional semiconductor device.
도 2A 내지 도 2C 는 본 발명의 일실시예에 따른 반도체 소장의 제조방법을 설명하기 위한 공정 단면도.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor small in accordance with one embodiment of the present invention.
도 3A 내지 도 3D 는 본 발명에 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
도 4 는 본 발명에 따라 제조된 반도체 메모리 소자의 접합 영역의 깊이에 따른 불순물의 농도 분포도를 나타낸 그래프.4 is a graph showing the concentration distribution of impurities according to the depth of the junction region of the semiconductor memory device manufactured according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11 : 반도체 기판11A : P웰11 semiconductor substrate 11A P well
12 : 필드 산화막13 : 마스크 패턴12: field oxide film 13: mask pattern
14, 20 : 불순물 영역15 : 게이트 전극14, 20: impurity region 15: gate electrode
16A, 16B : 소오스/드레인 영역17 : 층간 절연막16A, 16B: source / drain regions 17: interlayer insulating film
18 : 스토리지 노드 전극18: storage node electrode
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판에 제 1 전도 타입의 웰을 형성하는 단계; 상기 제 1 전도 타입의 웰의 소정 부분에 불순물 영역을 형성하는 단계; 상기 반도체 기판의 소정 부분에 필드 산화막을 형성하는 단계; 상기 반도체 기판 상부의 소정 영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측의 웰 내에 제 2 전도 타입의 소오스, 드레인 영역을 형성하는 단계로, 상기 소오스 영역은 불순물 영역상에 형성하는 단계; 상기 반도체 기판의 결과물 상부에 층간 절연막을 형성하는 단계; 상기 소오스 영역이 노출되도록 층간 절연막을 식각하여 스토리지 노드 콘택홀을 형성하는 단계; 및 상기 소오스 영역과 콘택되도록 층간 절연막 상부에 스토리지 노드 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, a method of manufacturing a semiconductor device according to an embodiment of the present invention, forming a well of the first conductivity type in the semiconductor substrate; Forming an impurity region in a predetermined portion of the well of the first conductivity type; Forming a field oxide film on a predetermined portion of the semiconductor substrate; Forming a gate electrode on a predetermined region of the semiconductor substrate; Forming a source and drain region of a second conductivity type in the wells on both sides of the gate electrode, wherein the source region is formed on an impurity region; Forming an interlayer insulating film on the resultant of the semiconductor substrate; Etching the interlayer insulating layer to expose the source region to form a storage node contact hole; And forming a storage node capacitor on the interlayer insulating layer to be in contact with the source region.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 제 1 전도 타입의 웰을 형성하는 단계; 상기 웰이 형성된 반도체 기판의 소정 부분에 필드 산화막을 형성하는 단계; 상기 반도체 기판상 소정 부분에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측의 웰 영역에 제 2 전도 타입의 소오스, 드레인 영역을 형성하는 단계; 상기 반도체 기판의 결과물 상부에 층간 절연막을 형성하는 단계; 상기 소오스 영역이 노출되도록 층간 절연막을 식각하는 단계; 상기 노출된 소오스 영역에, 소정의 불순물을 이온 주입하여 소오스 영역과 웰 영역간의 접합 경계면에 불순물 영역을 형성하는 단계 및; 상기 소오스 영역과 콘택되도록 스토리지 노드 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, a method of manufacturing a semiconductor device according to another embodiment of the present invention, forming a well of the first conductivity type in the semiconductor substrate; Forming a field oxide film on a predetermined portion of the semiconductor substrate on which the well is formed; Forming a gate electrode on a predetermined portion on the semiconductor substrate; Forming a source and drain region of a second conductivity type in well regions on both sides of the gate electrode; Forming an interlayer insulating film on the resultant of the semiconductor substrate; Etching the interlayer insulating film to expose the source region; Implanting a predetermined impurity into the exposed source region to form an impurity region at a junction interface between the source region and the well region; And forming a storage node electrode to be in contact with the source region.
본 발명에 의하면, 스토리지 노드 전극이 콘택되어질 소오스 영역에 강한 전계가 걸리어, 충돌 이온화 현상에 의하여 접합 누설이 발생되는 현상을 방지하기 위하여, 소오스 영역과, P웰간의 접합 경계면에 제 1 또는 제 2 전도 타입의 불순물을 이온 주입하여, 공핍 영역의 폭을 증대시키어, 전계를 약하게 하여, 충돌 이온화 현상을 감소시켜, 발생되는 누설 전류를 방지한다. 따라서, 접합 누설 전류가 감소되고, 이로써, 디램 소자의 리프레쉬 특성이 개선된다.According to the present invention, in order to prevent a phenomenon in which a strong electric field is applied to a source region to which a storage node electrode is to be contacted, and a junction leak occurs due to collision ionization, a first or first junction is formed at a junction interface between the source region and the P well. By implanting the impurities of the two conduction type, the width of the depletion region is increased, the electric field is weakened, the collision ionization phenomenon is reduced, and the leakage current generated is prevented. Therefore, the junction leakage current is reduced, thereby improving the refresh characteristics of the DRAM element.
[실시예]EXAMPLE
이하 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도 2A 내지 2C는 본 발명의 일실시예를 설명하기 위한 반도체 소자의 단면도이다.2A through 2C are cross-sectional views of semiconductor devices for describing an embodiment of the present invention.
본 발명은, 스토리지 노드 전극이 콘택되어질 소오스 영역의 손상으로 소오스 영역에 강한 전계 걸리게 되고, 접합 누설이 발생하는 현상을 방지하기 위하여, 소오스 영역의 공핍 영역의 길이를 증대시키어, 누설 전류를 방지시키는 기술이다.The present invention provides a strong electric field in the source region due to damage of the source region to which the storage node electrode is to be contacted, and increases the length of the depletion region of the source region to prevent leakage current in order to prevent a phenomenon in which junction leakage occurs. Technology.
먼저, 도 2A 를 참조하여, 반도체 기판(11) 예를 들어, P형의 불순물을 포함하는 실리콘 기판에 제 1 전도 타입 예를 들어, P타입의 불순물이 반도체 기판내에 이온 주입된후, 열처리하여, P웰(11A)이 형성된다. 그후, P웰(11A)이 형성된 반도체 기판(1)의 소정 부분에 공지의 로코스 방식에 의하여 선택적 산화하여, 필드 산화막(12)이 형성된다. 이때, 필드 산화막(12)은 기판의 선택적 산화로 인하여, 양끝단에 버즈 빅(도면에서 B로 표시됨)이 형성될 수 있다.First, referring to FIG. 2A, a semiconductor substrate 11, for example, a silicon substrate containing a P-type impurity is implanted into a semiconductor substrate with a first conductivity type, for example, a P-type impurity, followed by heat treatment. , P well 11A is formed. Thereafter, a predetermined portion of the semiconductor substrate 1 on which the P well 11A is formed is selectively oxidized by a known LOCOS method to form a field oxide film 12. In this case, the field oxide film 12 may be formed with a buzz big (indicated by B in the figure) at both ends due to the selective oxidation of the substrate.
그리고 나서, 도 2B 에 도시된 바와 같이, 이후에 스토리지 노드 전극이 콘택되어질 소오스 예정 영역이 노출되도록 마스크 패턴(13)이 형성되고, 마스크 패턴(13)으로 노출된 영역에 공핍 영역의 폭을 증대시키기 위한 불순물 이온이 이온 주입된다. 본 실시예에 따른 공핍 영역을 증대시키기 위한 불순물로 제 1 전도 타입의 불순물 예를 들어, 보론 이온을 1×1012내지 7×1012ion/㎠의 농도 및 30 내지 100Kev의 에너지 조건으로 노출된 영역에 이온 주입한다.Then, as illustrated in FIG. 2B, a mask pattern 13 is formed to expose a source predetermined region to which the storage node electrode is to be contacted later, and the width of the depletion region is increased in the region exposed by the mask pattern 13. Impurity ions are implanted. As an impurity for increasing the depletion region according to the present embodiment, impurities of the first conductivity type, for example, boron ions are exposed at a concentration of 1 × 10 12 to 7 × 10 12 ion / cm 2 and an energy condition of 30 to 100 Kev. Ion implantation into the area.
또한, 본 실시예에서는 공핍 영역을 증대시키기 위한 불순물 이온으로서, 제 2 전도 타입의 불순물 예를 들어, 인 이온을 이온 주입한다. 이때, 인 이온은 1×1012내지 7×1012ion/㎠의 농도와, 50 내지 300KeV의 이온 주입 에너지로 이온 주입하여, 공핍 영역을 증대시키기 위한 불순물 영역(14)이 형성된다.In addition, in the present embodiment, as the impurity ions for increasing the depletion region, impurities of the second conductivity type, for example, phosphorus ions are ion implanted. At this time, phosphorus ions are ion implanted at a concentration of 1 × 10 12 to 7 × 10 12 ions / cm 2 and ion implantation energy of 50 to 300 KeV to form an impurity region 14 for increasing the depletion region.
이때, 공핍 영역의 폭을 증대시키기 위한 불순물 영역(14)은 이후에 소오스, 드레인 영역의 형성시, 소오스 영역과 P웰 영역의 경계면 부분에 위치하도록 이온주입된다.At this time, the impurity region 14 for increasing the width of the depletion region is ion-implanted so as to be located at the interface between the source region and the P well region at the time of forming the source and drain regions.
그리고나서, 마스크 패턴(13)은 플라즈마 에슁 공정등에 의하여 제거되고, 도 2C 에 도시된 바와 같이, 반도체 기판(11) 상부에는 공지의 방식에 의하여, 게이트 전극(15)과, 소오스, 드레인 영역(16A, 16B) 및 층간 절연막(18)이 형성된다. 여기서, 소오스 영역(16A)은 스토리지 노드 전극이 콘택되어질 영역이고, 드레인 영역(16B)은 비트 라인이 콘택되어질 영역이다. 또한, 이 소오스, 드레인 영역(16A, 16B)은 상기의 불순물 영역(14)과, 소오스 영역의 최하단이 접하도록 형성된다.Then, the mask pattern 13 is removed by a plasma etching process or the like, and as shown in FIG. 2C, the gate electrode 15, the source, and the drain region (see FIG. 2C) are formed on the semiconductor substrate 11 by a known method. 16A, 16B and interlayer insulating film 18 are formed. Here, the source region 16A is a region where the storage node electrode is to be contacted, and the drain region 16B is a region where the bit line is to be contacted. The source and drain regions 16A and 16B are formed such that the impurity region 14 and the bottom end of the source region are in contact with each other.
그리고나서, 스토리지 노드 전극이 형성되어질 소오스 영역(16A)이 노출되도록 층간 절연막(17)이 식각되어, 스토리지 노드 콘택홀(도시되지 않음)이 형성된다. 이때, 스토리지 노드 콘택홀을 형성하기 위한 층간 절연막(17)의 식각 공정시, 스토리지 노드 콘택홀의 콘택 마진을 확보하기 위하여, 필드 산화막(12)의 버즈 빅 영역이 식각될 수 있다. 이때, 버즈 빅 영역의 식각으로, 소오스 영역의 일부 손실되는 것을 방지하기 위하여, 일부 식각된 필드 산화막의 버즈 빅 영역 하단의 기판 영역에 플러그 이온 예를 들어, 소오스 영역과 동일한 불순물 타입인 인(phosphorus) 원자를 공지의 플러그 이온 주입된다.Then, the interlayer insulating layer 17 is etched to expose the source region 16A where the storage node electrode is to be formed, thereby forming a storage node contact hole (not shown). At this time, in the etching process of the interlayer insulating layer 17 for forming the storage node contact hole, the buzz big region of the field oxide layer 12 may be etched to secure the contact margin of the storage node contact hole. In this case, in order to prevent partial loss of the source region due to the etching of the buzz big region, phosphorus having the same impurity type as the plug ion, for example, the source region, may be formed in the substrate region below the buzz big region of the partially etched field oxide layer. Atoms are implanted with known plug ions.
그후, 소정의 불순물 예를 들어, 인 이온을 포함하는 불순물이 약 2×1014내지 1020ion/㎠ 농도로 이온주입되어 있는 폴리실리콘막이 노출된 소오스 영역과 콘택되도록 결과물 상부에 증착되고, 소정 부분 패터닝하여 스토리지 노드 전극(18)이 형성된다.Thereafter, a predetermined impurity, for example, an impurity containing phosphorus ion, is deposited on top of the resultant so that the polysilicon film into which the ion implanted at a concentration of about 2 × 10 14 to 10 20 ion / cm 2 is contacted with the exposed source region. Partial patterning forms the storage node electrode 18.
이와 같이, 소오스 영역(16A)과 P웰(11A) 사이의 경계면에 공핍 영역을 증대시키기 위한 불순물 영역(14)이 형성되므로써, 소오스 영역의 소정 영역에 플러그 이온을 주입하여, 강한 전계가 인가되는 것을 분산시키어, 누설 전류의 발생을 최소화한다.As described above, since the impurity region 14 for increasing the depletion region is formed at the interface between the source region 16A and the P well 11A, plug ions are implanted in a predetermined region of the source region to apply a strong electric field. By distributing them, minimizing the occurrence of leakage currents.
첨부 도면 도 3A 내지 도 3D 는 본 발명의 다른 실시예를 설명하기 위한 것으로, 본 실시예는 상기 일 실시예에서의 공핍 영역의 폭을 증대시키기 위한 불순물 공정 순서를 소오스, 드레인 영역 이후에 실시하는 것으로서,도 3A 를 참조하여, 반도체 기판(11) 예를 들어, P형의 불순물을 포함하는 실리콘 기판에 제 1 전도 타입 예를 들어, P타입의 불순물이 반도체 기판내에 이온 주입된 후, 열처리하여, P웰(11A)이 형성된다. 그후, P웰(11A)이 형성된 반도체 기판(1)의 소정 부분에 공지의 로코스 방식에 의하여 선택적 산화하여, 필드 산화막(12)이 형성된다. 이때, 필드 산화막(12)은 기판의 선택적 산화로 인하여, 양끝단에 버즈 빅(도면에서 B로 표시됨)이 형성될 수 있다.3A to 3D are for explaining another embodiment of the present invention, this embodiment is to perform the impurity process sequence to increase the width of the depletion region in the above embodiment after the source, drain region As shown in FIG. 3A, the semiconductor substrate 11, for example, a silicon substrate containing a P-type impurity is implanted into a semiconductor substrate with a first conductivity type, for example, a P-type impurity, followed by heat treatment. , P well 11A is formed. Thereafter, a predetermined portion of the semiconductor substrate 1 on which the P well 11A is formed is selectively oxidized by a known LOCOS method to form a field oxide film 12. In this case, the field oxide film 12 may be formed with a buzz big (indicated by B in the figure) at both ends due to the selective oxidation of the substrate.
그리고나서, 도 3B 에 도시된 바와 같이, 반도체 기판(11) 상부에는 공지의 방식에 의하여, 게이트 전극(15)과, 소오스, 드레인 영역(16A, 16B) 및 층간 절연막(18)이 형성된다. 여기서, 소오스 영역(16A)은 스토리지 노드 전극이 콘택되어질 영역이고, 드레인 영역(16B)은 비트 라인이 콘택되어질 영역이다.3B, the gate electrode 15, the source, the drain regions 16A and 16B and the interlayer insulating film 18 are formed on the semiconductor substrate 11 by a known method. Here, the source region 16A is a region where the storage node electrode is to be contacted, and the drain region 16B is a region where the bit line is to be contacted.
그리고나서, 스토리지 노드 전극이 형성되어질 소오스 영역(16A)이 노출되도록 층간 절연막(17)이 식각되어, 스토리지 노드 콘택홀(도시되지 않음)이 형성된다. 이때, 스토리지 노드 콘택홀을 형성하기 위한 층간 절연막(17)의 식각 공정시, 스토리지 노드 콘택홀의 콘택 마진을 확보하기 위하여, 필드 산화막(12)의 버즈 빅 영역이 식각될 수 있다. 이때, 버즈 빅 영역의 식각으로, 소오스 영역의 일부 손실되는 것을 방지하기 위하여, 일부 식각된 필드 산화막의 버즈 빅 영역 하단의 기판 영역에 플러그 이온 예를 들어, 소오스 영역과 동일한 불순물 타입인 인(phosphorus) 원자를 공지의 플러그 이온 주입된다.Then, the interlayer insulating layer 17 is etched to expose the source region 16A where the storage node electrode is to be formed, thereby forming a storage node contact hole (not shown). At this time, in the etching process of the interlayer insulating layer 17 for forming the storage node contact hole, the buzz big region of the field oxide layer 12 may be etched to secure the contact margin of the storage node contact hole. In this case, in order to prevent partial loss of the source region due to the etching of the buzz big region, phosphorus having the same impurity type as the plug ion, for example, the source region, may be formed in the substrate region below the buzz big region of the partially etched field oxide layer. Atoms are implanted with known plug ions.
그후, 노출된 스토리지 노드 전극이 콘택되어질 소오스 영역(16A)에 소오스 영역의 공핍 영역의 폭을 증대시키기 위하여, 소오스 영역(16A)과 P웰(11A)이 접하는 접합 경계면에 소정의 불순물 이온이 이온주입된다.Then, in order to increase the width of the depletion region of the source region to the source region 16A to which the exposed storage node electrode is to be contacted, predetermined impurity ions are ionized at the junction interface between the source region 16A and the P well 11A. Is injected.
본 실시예에 따른 공핍 영역의 폭을 증대시키기 위한 불순물로는 제 1 전도 타입의 불순물 예를 들어, 보론 이온을 1×1012내지 7×1012ion/㎠의 농도 및 30 내지 100 KeV의 에너지 조건으로 노출된 소오스 영역에 이온 주입된다.Impurities for increasing the width of the depletion region according to the present embodiment include impurities of the first conductivity type, for example, concentrations of boron ions of 1 × 10 12 to 7 × 10 12 ion / cm 2 and energy of 30 to 100 KeV. Ions are implanted into the source region exposed to the conditions.
또한, 본 실시예에서는 공핍 영역을 증대시키기 위한 불순물 이온으로서, 제 2 전도 타입의 불순물 예를 들어, 인 이온을 이온 주입한다. 이때, 인 이온은 1×1012내지 7×1012ion/㎠의 농도와, 50 내지 300KeV의 이온 주입 에너지로 이온 주입하여, 공핍 영역을 증대시키기 위한 불순물 영역(14)이 형성된다.In addition, in the present embodiment, as the impurity ions for increasing the depletion region, impurities of the second conductivity type, for example, phosphorus ions are ion implanted. At this time, phosphorus ions are ion implanted at a concentration of 1 × 10 12 to 7 × 10 12 ions / cm 2 and ion implantation energy of 50 to 300 KeV to form an impurity region 14 for increasing the depletion region.
그리고나서, 소정의 불순물이 도핑되어 있는 폴리실리콘막이 노출된 소오스 영역과 콘택되도록 결과물 상부에 증착되고, 소정 부분 패터닝하여 스토리지 노드 전극(18)이 형성된다.Then, a polysilicon film doped with a predetermined impurity is deposited on the resultant so as to be in contact with the exposed source region, and a predetermined portion is patterned to form the storage node electrode 18.
도 4 는 본 발명의 실시예들에 의하여 형성된 반도체 메모리 소자의 소오스 영역의 깊이에 따른 불순물의 농도 분포도를 나타낸 그래프로서, 도면에서 A 곡선은 반도체 기판의 깊이에 따른 제 1 전도 타입 즉, P웰의 도핑 프로파일을 나타낸 곡선이고, B 곡선은 반도체 기판의 깊이에 따른 제 2 전도 타입 즉, 소오스 영역의 도핑 프로 파일을 나타낸 곡선이며, C 곡선은 A 곡선과 B 곡선의 농도 분포의 차를 나타낸 곡선이다.FIG. 4 is a graph illustrating a concentration distribution of impurities according to a depth of a source region of a semiconductor memory device formed by embodiments of the present invention, in which A curve is a first conductivity type, that is, P well according to a depth of a semiconductor substrate. Is a curve showing the doping profile of, B curve is a curve showing the second conductivity type according to the depth of the semiconductor substrate, that is, the doping profile of the source region, C curve showing the difference between the concentration distribution of the A curve and the B curve to be.
도면을 참조하여, P웰의 도핑 프로 파일을 나타낸 A 곡선은, 반도체 기판의 소정 깊이까지는 거의 비슷한 농도 분포를 하고 있다. 반면 소오스 영역의 도핑 프로파일을 나타낸 B 곡선은, 반도체 기판 표면에서는 불순물이 피크치를 갖다가, 점차적으로 감소되는 농도 분포를 갖는다. A 곡선과 B 곡선과의 농도 분포차인 C 곡선은, A 곡선과 B 곡선이 교차하는 부분에서는 급격히 강하되다가, 그 이후에는 P웰과 같은 농도 분포를 갖는다. 이때, 도면의 C곡선에서, 급격히 강하되는 부분 즉, 소오스 영역과 P웰간의 접합 경계면에는 상기 불순물 영역이 형성되어 있어, 종래에 비하여 완곡한 경사를 갖으며 넓은 공핍 영역 폭(d)을 갖는다. 따라서, 넓은 공핍 영역의 폭에 의하여, 소오스 영역에 강하게 걸리던 전계가 약하게 되어, 접합 누설이 감소된다.Referring to the drawings, the A curve showing the doping profile of the P wells has a nearly similar concentration distribution up to a predetermined depth of the semiconductor substrate. On the other hand, the B curve showing the doping profile of the source region has a concentration distribution in which impurities have peaks on the surface of the semiconductor substrate and gradually decrease. The C curve, which is the difference in concentration distribution between the A and B curves, drops sharply at the intersection of the A and B curves, and then has the same concentration distribution as the P well. At this time, in the C curve of the figure, the impurity region is formed at a portion that rapidly drops, that is, at the junction interface between the source region and the P well, and has a smooth declination and a wide depletion region width d as compared with the conventional art. Therefore, due to the wider depletion region width, the electric field strongly applied to the source region is weakened, and the junction leakage is reduced.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 스토리지 노드 전극이 콘택되어질 소오스 영역에 강한 전계가 걸리어, 충돌 이온화 현상에 의하여 접합 누설이 발생되는 현상을 방지하기 위하여, 소오스 영역과, P웰간의 접합 경계면에 제 1 또는 제 2 전도 타입의 불순물을 이온 주입하여, 공핍 영역의 폭을 증대시키어, 강하게 걸리던 전계가 약하게 하여, 충돌 이온화 현상을 방지한다.As described in detail above, according to the present invention, in order to prevent a phenomenon in which the storage node electrode is subjected to a strong electric field in the source region to be contacted and a junction leakage occurs due to the collision ionization phenomenon, between the source region and the P well. Impurities of the first or second conductivity type are ion-implanted at the junction interface to increase the width of the depletion region, weakening the strongly applied electric field, and preventing collision ionization.
따라서, 접합 누설 전류가 감소되고, 이로써, 디램 소자의 리프레쉬 특성이 개선된다.Therefore, the junction leakage current is reduced, thereby improving the refresh characteristics of the DRAM element.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 이 기술에 속하는 당업자에게 자명할 뿐만 아니라 용이하게 발명해 낼 수 있다. 따라서 여기에 첨부된 청구범위는 앞서 설명된 것에 한정하지 않고, 상기의 청구범위는 이 발명에 내제되어 있는 특허성 있는 신규한 모든 것을 포함하며, 아울러 이 발명이 속하는 기술 분야에서 통상의 지식을 가진자의 의해서 균등하게 처리되는 모든 특징을 포함한다.Various embodiments are obvious to those skilled in the art without departing from the spirit and spirit of the invention and can be easily invented. Therefore, the claims appended hereto are not limited to those described above, and the above claims encompass all patentable novelties that are inherent in the present invention, and also include those of ordinary skill in the art to which the present invention pertains. Includes all features that are processed evenly by the child.
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