KR19980053563A - Horizontal Equalized Pulse Blanking Circuit in HD Monitors - Google Patents
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Abstract
본 발명은 입력 영상에서 검출한 수평 및 수직 동기신호를 이용하여 수직기간에 소정주기로 삽입되어 있는 수평 등화펄스를 블랭킹할 수 있도록 한 에이치디(HD) 모니터에서의 수평 등화펄스 블랭킹 회로에 관한 것으로, 이를 위하여 본 발명은, 입력 영상신호내에 포함된 수평 동기신호를 검출하는 수평 동기 검출 블록; 검출된 수평 동기신호를 트리거신호로 하여 소정폭의 수평 블랭킹 펄스를 생성하는 제 1 블랭킹 펄스 생성 블록; 입력 영상신호내에 포함된 수직 동기신호를 검출하는 수평 동기 검출 블록; 검출된 수직 동기신호를 트리거신호로 하여 소정폭의 수직 블랭킹 펄스를 생성하는 제 2 블랭킹 펄스 생성 블록; 생성된 수평 블랭킹 펄스와 생성된 수직 블랭킹 펄스를 논리조합하여 양의 혼합 블랭킹 펄스를 발생하는 낸드 게이트; 및 발생된 양의 혼합 블랭킹 펄스를 위상반전시킴으로써, 동기신호에 삽입된 수평 등화펄스를 제거하기 위한 음의 혼합 블랭킹 펄스를 생성하는 인버터를 포함한다.The present invention relates to a horizontal equalization pulse blanking circuit in an HD monitor capable of blanking horizontal equalization pulses inserted at predetermined periods in a vertical period by using horizontal and vertical synchronization signals detected from an input image. To this end, the present invention is a horizontal synchronization detection block for detecting a horizontal synchronization signal included in the input video signal; A first blanking pulse generation block configured to generate a horizontal blanking pulse of a predetermined width using the detected horizontal synchronizing signal as a trigger signal; A horizontal sync detection block for detecting a vertical sync signal included in the input video signal; A second blanking pulse generation block configured to generate a vertical blanking pulse of a predetermined width using the detected vertical synchronization signal as a trigger signal; A NAND gate which logically combines the generated horizontal blanking pulse and the generated vertical blanking pulse to generate a positive mixed blanking pulse; And an inverter for phase-inverting the generated positive mixed blanking pulse to generate a negative mixed blanking pulse for removing the horizontal equalization pulse inserted in the synchronization signal.
Description
본 발명은 HD 모니터에서의 영상 처리회로에 관한 것으로, 더욱 상세하게는 콤포지트 동기신호를 이용하여 동기신호에 삽입된 수평 등화펄스를 제거하는 데 적합한 HD 모니터에서의 수평 등화펄스 블랭킹 회로에 관한 것이다.The present invention relates to an image processing circuit in an HD monitor, and more particularly, to a horizontal equalizing pulse blanking circuit in an HD monitor suitable for removing horizontal equalization pulses inserted into the synchronization signal using a composite synchronization signal.
잘 알려진 바와같이, 비월주사 방식을 채용하는 통상의 NTSC 방식 영상신호의 1프레임은 525 라인으로 구성되는 데, 여기에서 262.5 라인은 오드 필드 라인이고 262.5 라인은 이븐 필드 라인이다.As is well known, one frame of a typical NTSC video signal employing interlaced scanning consists of 525 lines, where 262.5 lines are odd field lines and 262.5 lines are even field lines.
따라서, 이러한 비월주사 방식에서는 필드마다 수평과 수직 동기신호의 관계가 변하며, 수직 동기신호와 그 앞의 수평 동기신호와의 사이는 기수번째에서는 수평주사의 1개분이 되고, 우수번째에서는 수평주사의 1/2개분이 된다.Therefore, in this interlaced scanning method, the relationship between the horizontal and vertical synchronizing signals varies from field to field, and the interval between the vertical synchronizing signal and the horizontal synchronizing signal in front of it is equal to one horizontal scan in the odd order, and the horizontal scanning in the even second. It becomes 1/2 piece.
그러므로, 통상의 비월주사 방식에서는 이와같은 동기 어긋남을 보정하기 위하여, 일예로서 도 3A에 도시된 바와같이, 비디오 신호의 동기신호내 5 H 의 수직기간에 1/2 H 주기로 수평 등화펄스를 삽입함으로써, 기수번째에서나 우수번째에서도 동기파형을 맞추고 있다.Therefore, in the conventional interlaced scanning method, in order to correct such a misalignment, as shown in FIG. 3A as an example, by inserting horizontal equalization pulses at 1/2 H periods in the vertical period of 5 H in the synchronization signal of the video signal. In other words, the sync waveform is set in the radix or the even.
한편, 비월주사 방식에서의 동기맞춤을 위해 5 H 의 수직기간에 1/2 H 주기로 수평 등화펄스를 삽입하는 경우에 있어서, 영상 디스플레이시에 이와같이 삽입된 수평 등화펄스를 제거하지 않게 되면 수평 등화펄스의 간섭(예를들면, 화면상에 대략 10 개 정도의 바 형태 신호가 나타남)으로 인해 재생영상에서의 화질저하가 초래되는 문제가 있다.On the other hand, in the case of inserting the horizontal equalization pulses at 1/2 H periods in a vertical period of 5 H for synchronization in the interlaced scanning method, the horizontal equalizing pulses are not removed when the inserted horizontal equalizing pulses are not removed during image display. There is a problem that the image quality is degraded in the playback image due to the interference (for example, approximately 10 bar-shaped signals appear on the screen).
따라서, 비디오의 블랭킹에 있어서 수평 기간동안 동기 타이밍에 블랭킹을 걸기 위해, 도 3B에 도시된 바와같은, 수평동기를 이용하여 적어도 수평동기보다 큰 펄스폭을 갖는 블랭킹 펄스(도 3C)를 만들어 내게 되는 데, HD 신호의 경우 비디오 블랭킹을 수평동기만을 이용할 경우 수직기간내의 1/2 주기로 있는 등화펄스의 (+)부분(도 3A에서 점선으로 표시된 부분)이 문제가 된다.Therefore, in order to blank the synchronization timing during the horizontal period in the blanking of the video, horizontal synchronization, as shown in FIG. 3B, is used to produce a blanking pulse (FIG. 3C) having a pulse width at least larger than the horizontal synchronization. In the case of the HD signal, when the video blanking is used only for horizontal synchronization, the (+) part of the equalization pulse (part indicated by a dotted line in FIG. 3A), which is half a period in the vertical period, becomes a problem.
즉, 비디오 블랭킹에 수평동기만을 이용하는 경우, 수직동기 기간내의 1/2 H 주기의 수평동기 형태파의 (+)부분 5개가 블랭킹되지 않아 재생영상에서의 화질저하가 초래된다는 문제가 있다.In other words, when only horizontal synchronization is used for video blanking, there are problems in that the five (+) portions of the horizontal synchronization morphology of the 1/2 H period in the vertical synchronization period are not blanked, resulting in deterioration in image quality.
따라서, 본 발명은 상기한 점에 착안하여 안출한 것으로, 입력 영상에서 검출한 수평 및 수직 동기신호를 이용하여 수직기간에 소정주기로 삽입되어 있는 수평 등화펄스를 블랭킹할 수 있는 에이치디(HD) 모니터에서의 수평 등화펄스 블랭킹 회로를 제공하는 데 그 목적이 있다.Accordingly, the present invention has been devised in view of the above-mentioned point, and an HD monitor capable of blanking horizontal equalization pulses inserted at predetermined periods in a vertical period by using horizontal and vertical synchronization signals detected from an input image. Its purpose is to provide a horizontal equalization pulse blanking circuit in.
상기 목적을 달성하기 위하여 본 발명은, 입력 영상신호의 동기신호내에 포함되는 수평 등화펄스를 제거하는 에이치디(HD) 모니터에서의 수평 등화펄스 블랭킹 회로에 있어서, 상기 입력 영상신호내에 포함된 수평 동기신호를 검출하는 수평 동기 검출 블록; 상기 검출된 수평 동기신호를 트리거신호로 하여 소정폭의 수평 블랭킹 펄스를 생성하는 제 1 블랭킹 펄스 생성 블록; 상기 입력 영상신호내에 포함된 수직 동기신호를 검출하는 수평 동기 검출 블록; 상기 검출된 수직 동기신호를 트리거신호로 하여 소정폭의 수직 블랭킹 펄스를 생성하는 제 2 블랭킹 펄스 생성 블록; 상기 생성된 수평 블랭킹 펄스와 상기 생성된 수직 블랭킹 펄스를 논리조합하여 양의 혼합 블랭킹 펄스를 발생하는 낸드 게이트; 및 상기 발생된 양의 혼합 블랭킹 펄스를 위상반전시킴으로써, 상기 동기신호에 삽입된 수평 등화펄스를 제거하기 위한 음의 혼합 블랭킹 펄스를 생성하는 인버터로 이루어진 에이치디(HD) 모니터에서의 수평 등화펄스 블랭킹 회로를 제공한다.In order to achieve the above object, the present invention provides a horizontal equalization pulse blanking circuit in an HD monitor for removing horizontal equalization pulses included in a synchronization signal of an input video signal, wherein the horizontal synchronization is included in the input video signal. A horizontal sync detection block for detecting a signal; A first blanking pulse generation block configured to generate a horizontal blanking pulse of a predetermined width using the detected horizontal synchronization signal as a trigger signal; A horizontal sync detection block for detecting a vertical sync signal included in the input video signal; A second blanking pulse generation block configured to generate a vertical blanking pulse of a predetermined width using the detected vertical synchronization signal as a trigger signal; A NAND gate which logically combines the generated horizontal blanking pulse and the generated vertical blanking pulse to generate a positive mixed blanking pulse; And horizontally inverting the generated positive mixed blanking pulse to produce a negative mixed blanking pulse for removing the horizontal equalization pulse inserted into the synchronization signal. Provide a circuit.
도 1은 본 발명에 따른 에이치디(HD) 모니터에서의 수평 등화펄스 블랭킹 회로를 적용하는 데 적합한 HD 모니터 영상 처리시스템의 개략적인 블록구성도1 is a schematic block diagram of an HD monitor image processing system suitable for applying a horizontal equalization pulse blanking circuit in an HD monitor according to the present invention.
도 2는 본 발명의 바람직한 실시예에 따른 에이치디(HD) 모니터에서의 수평 등화펄스 블랭킹 회로의 블록구성도2 is a block diagram of a horizontal equalization pulse blanking circuit in an HD monitor according to a preferred embodiment of the present invention.
도 3은 입력 영상신호에 포함되는 비디오 신호, 수평 동기신호, 비디오 블랭킹 펄스 및 수직 동기신호를 도시한 파형도3 is a waveform diagram illustrating a video signal, a horizontal sync signal, a video blanking pulse, and a vertical sync signal included in an input video signal.
도 4는 본 발명에 따른 수평 등화펄스 블랭킹 회로를 이루는 각 부의 출력 펄스 파형도4 is an output pulse waveform diagram of each part of the horizontal equalization pulse blanking circuit according to the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 영상 처리 블록200 : 블랭킹 처리 블록100: image processing block 200: blanking processing block
201 : 수평동기 검출 블록202 : 수직 동기 검출 블록201: horizontal sync detection block 202: vertical sync detection block
203 : 제 1 블랭킹 펄스 발생 블록203: first blanking pulse generation block
204 : 제 2 블랭킹 펄스 발생 블록204: second blanking pulse generation block
206 : 낸드 게이트208 : 인버터206: NAND gate 208: inverter
본 발명의 상기 및 기타 목적과 여러가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로 부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 에이치디(HD) 모니터에서의 수평 등화펄스 블랭킹 회로를 적용하는 데 적합한 전형적인 HD 모니터 영상 처리시스템의 개략적인 블록구성도를 나타낸다.Figure 1 shows a schematic block diagram of a typical HD monitor image processing system suitable for applying a horizontal equalization pulse blanking circuit in an HD monitor according to the present invention.
동도면에 도시된 바와같이, 전형적인 HD 모니터 영상 처리시스템은 영상 처리 블록(100), 블랭킹 처리 블록(200) 및 제어 블록(300)을 포함한다.As shown in the figure, a typical HD monitor image processing system includes an image processing block 100, a blanking processing block 200, and a control block 300.
도 1을 참조하면, 영상 처리 블록(100)에서는, 라인 L11을 통해 수신되는 입력 영상에 대해 노이즈 제거, 에러 보상, 기설정된 소정레벨로의 증폭 등의 신호처리를 수행하며, 이러한 영상 처리 블록(100)의 출력신호는 라인 L13을 통해 후술하는 다음단의 제어 블록(300)으로 제공된다.Referring to FIG. 1, in the image processing block 100, signal processing such as noise removal, error compensation, and amplification to a predetermined predetermined level is performed on an input image received through a line L11. The output signal of 100 is provided to the next control block 300 described later via the line L13.
한편, 블랭킹 처리 블록(200)은, 실질적으로 본 발명에 직접 관련되는 부분인 것으로, 라인 L11 상의 입력 영상신호에서 수평 및 수직 동기신호를 검출하며, 여기에서 검출된 수평 및 수직 동기신호에 의거하여 본 발명에 따라 5H 의 수직기간에 삽입되어 있는 수평 등화펄스를 블랭킹하기 위한 펄스신호를 포함하는 블랭킹 펄스를 발생한다. 이러한 블랭킹 처리 블록(200)에서의 구체적인 동작과정에 대해서는 첨부된 도 2를 주로 참조하여 후에 상세하게 기술될 것이다.On the other hand, the blanking processing block 200, which is a part directly related to the present invention, detects horizontal and vertical synchronization signals from the input image signal on the line L11, and based on the horizontal and vertical synchronization signals detected here. According to the present invention, a blanking pulse is generated that includes a pulse signal for blanking a horizontal equalization pulse inserted in a vertical period of 5H. A detailed operation of the blanking block 200 will be described later in detail with reference to FIG. 2.
다른한편, 제어 블록(300)에서는 라인 L13을 통해 영상 처리 블록(100)으로부터 제공되는 영상신호에 대해, 라인 L15를 통해 본 발명에 따른 블랭킹 처리 블록(200)에서 제공되는 수평 등화펄스를 블랭킹하기 위한 펄스신호를 포함하는 블랭킹 펄스에 의거하여, 동기신호내 5H 의 수직기간에 삽입되어 있는 수평 등화펄스를 블랭킹하며, 이와같이 수평 등화펄스가 블랭킹 처리된 영상신호는 도시 생략된 디스플레이측으로 출력된다.On the other hand, the control block 300 blanks the horizontal equalization pulses provided by the blanking processing block 200 according to the present invention via the line L15 with respect to the video signal provided from the image processing block 100 via the line L13. Based on the blanking pulse including the pulse signal for the blanking, the horizontal equalization pulse inserted in the vertical period of 5H in the synchronization signal is blanked, and the video signal blanked in the horizontal equalization pulse is output to the display side, not shown.
도 2는 도 1의 블랭킹 처리 블록(200)의 세부적인 상세블록도로서, 실질적으로 본 발명의 바람직한 실시예에 따른 에이치디(HD) 모니터에서의 수평 등화펄스 블랭킹 회로의 블록구성도이다.FIG. 2 is a detailed detailed block diagram of the blanking processing block 200 of FIG. 1 and is a block diagram of a horizontal equalization pulse blanking circuit in an HD monitor according to a preferred embodiment of the present invention.
동도면에 도시된 바와같이, 본 발명의 수평 등화펄스 블랭킹 회로는 수평 동기 검출 블록(201), 수직 동기 검출 블록(202), 제 1 블랭킹 펄스 발생 블록(203), 제 2 블랭킹 펄스 발생 블록(204), 낸드 게이트(206) 및 인버터(208)를 포함한다.As shown in the figure, the horizontal equalization pulse blanking circuit of the present invention includes a horizontal sync detection block 201, a vertical sync detection block 202, a first blanking pulse generation block 203, and a second blanking pulse generation block ( 204, NAND gate 206, and inverter 208.
도 2를 참조하면, 수평 동기 검출 블록(201)은 도 1의 라인상의 입력 영상신호에서 수평 동기를 검출, 즉 내부 타이머 등을 이용하여 수평 동기를 검출하며, 여기에서 검출된 수평 동기는 트리거신호로서 라인 L21 을 통해 제 1 블랭킹 펄스 생성 블록(203)으로 제공된다.Referring to FIG. 2, the horizontal synchronization detecting block 201 detects horizontal synchronization from an input image signal on the line of FIG. 1, that is, horizontal synchronization using an internal timer, and the like, wherein the detected horizontal synchronization is a trigger signal. As a first blanking pulse generation block 203 via line L21.
따라서, 제 1 블랭킹 펄스 생성 블록(203)에서는 상기한 수평 동기 검출 블록(201)으로부터 제공되는 트리거신호(즉, 수평 동기신호)에 의거하여 일정폭의 블랭킹 펄스를 생성, 즉 도 4A에 도시된 바와같은 수평 블랭킹 펄스를 생성하여 라인 L23 상에 발생한다.Accordingly, the first blanking pulse generation block 203 generates a blanking pulse having a predetermined width based on the trigger signal (i.e., horizontal sync signal) provided from the horizontal sync detection block 201, that is, as shown in FIG. 4A. Generate a horizontal blanking pulse as shown on line L23.
마찬가지로, 수직 동기 검출 블록(202)은 도 1의 라인상의 입력 영상신호에서 수직 동기를 검출, 즉 내부 타이머 등을 이용하여 수직 동기를 검출하며, 여기에서 검출된 수직 동기는 트리거신호로서 라인 L22 를 통해 제 2 블랭킹 펄스 생성 블록(204)으로 제공된다.Similarly, the vertical sync detection block 202 detects vertical sync in the input video signal on the line of FIG. 1, that is, vertical sync using an internal timer or the like, wherein the detected vertical sync detects the line L22 as a trigger signal. Through to the second blanking pulse generation block 204.
따라서, 제 2 블랭킹 펄스 생성 블록(204)에서는 상기한 수직 동기 검출 블록(202)으로부터 제공되는 트리거신호(즉, 수직 동기신호)에 의거하여 일정폭의 블랭킹 펄스를 생성, 즉 도 4B에 도시된 바와같은 수직 블랭킹 펄스를 생성하여 라인 L24 상에 발생한다.Accordingly, the second blanking pulse generation block 204 generates a blanking pulse having a predetermined width based on the trigger signal (i.e., the vertical sync signal) provided from the vertical sync detection block 202, that is, as shown in FIG. 4B. Generate a vertical blanking pulse as shown on line L24.
한편, 낸드 게이트(206)는 라인 L23 을 통해 제 1 블랭킹 펄스 생성 블록(203)에서 제공되는 수평 블랭킹 펄스와 라인 L24 를 통해 제 2 블랭킹 펄스 생성 블록(204)에서 제공되는 수직 블랭킹 펄스간의 논리연산을 수행하여, 도 4C에 도시된 바와같은, 출력파형, 즉 양의 혼합 블랭킹 펄스를 출력하며, 여기에서 출력되는 양의 혼합 블랭킹 펄스는 다음단의 인버터(208)로 제공된다.Meanwhile, the NAND gate 206 performs a logical operation between the horizontal blanking pulse provided at the first blanking pulse generation block 203 through the line L23 and the vertical blanking pulse provided at the second blanking pulse generation block 204 through the line L24. 4, an output waveform, i.e., a positive mixed blanking pulse, is output to the next stage inverter 208, as shown in FIG. 4C.
다음에, 인버터(208)는 상기 낸드 게이트(206)에서 출력되는 양의 혼합 블랭킹 펄스를 위상반전, 즉 도 4C에 도시된 바와같은 양의 혼합 블랭킹 펄스를, 도 4D에 도시된 바와같은 음의 혼합 블랭킹 펄스로 반전시킨다.The inverter 208 then inverts the positive mixed blanking pulse output from the NAND gate 206, i.e., a positive mixed blanking pulse as shown in Fig. 4C, negatively as shown in Fig. 4D. Invert with a mixed blanking pulse.
따라서, 상술한 바와같은 과정을 통해 생성된 음의 혼합 블랭킹 펄스가 라인 L15 를 통해 도 1의 제어 블록(300)으로 제공되며, 제어 블록(300)에서는 라인 L15를 통해 인버터(208)에서 제공되는 수평 등화펄스를 블랭킹하기 위한 펄스신호를 포함하는 음의 혼합 블랭킹 펄스에 의거하여, 동기신호내 5H 의 수직기간에 삽입되어 있는 수평 등화펄스를 블랭킹하며, 이와같이 수평 등화펄스가 블랭킹 처리된 영상신호는 도시 생략된 디스플레이측으로 출력될 것이다.Therefore, the negative mixed blanking pulse generated through the above-described process is provided to the control block 300 of FIG. 1 through the line L15, which is provided from the inverter 208 via the line L15. Based on the negative mixed blanking pulses including the pulse signal for blanking the horizontal equalization pulses, the horizontal equalization pulses inserted in the vertical period of 5H in the synchronization signal are blanked, and the video signal blanked with the horizontal equalization pulses is It will be output to the display side not shown.
이상 설명한 바와같이 본 발명에 따르면, HD 모니터상에 비월주사 방식을 갖는 영상을 디스플레이할 때, 수평 및 수직 동기신호를 이용하여 수직기간내에 포함된 수평 등화펄스를 제거함으로써, 수평 등화펄스로 인해 재생 영상에서 나타나는 화질저하를 효과적으로 방지할 수 있다.As described above, when the image having the interlaced scanning method is displayed on the HD monitor, the horizontal equalization pulse is removed by using the horizontal and vertical synchronizing signals, thereby reproducing the horizontal equalizing pulse. It is possible to effectively prevent deterioration of image quality that appears in an image.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960072669A KR19980053563A (en) | 1996-12-27 | 1996-12-27 | Horizontal Equalized Pulse Blanking Circuit in HD Monitors |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960072669A KR19980053563A (en) | 1996-12-27 | 1996-12-27 | Horizontal Equalized Pulse Blanking Circuit in HD Monitors |
Publications (1)
| Publication Number | Publication Date |
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ID=66382791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960072669A KR19980053563A (en) | 1996-12-27 | 1996-12-27 | Horizontal Equalized Pulse Blanking Circuit in HD Monitors |
Country Status (1)
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| KR (1) | KR19980053563A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8791986B2 (en) | 2009-12-21 | 2014-07-29 | Samsung Electronics Co., Ltd. | Display apparatus and control method thereof |
-
1996
- 1996-12-27 KR KR1019960072669A patent/KR19980053563A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8791986B2 (en) | 2009-12-21 | 2014-07-29 | Samsung Electronics Co., Ltd. | Display apparatus and control method thereof |
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