KR19980053428A - Flash memory cell and manufacturing method thereof - Google Patents

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Abstract

본 발명은 플래쉬 메모리 셀 및 그 제조 방법에 관한 것으로, 플로팅 게이트와 콘트롤 게이트 사이의 캐패시터 커플링비를 증대시키기 위하여 두꺼운 필드 산화막을 이용하여 플로팅 게이트의 유효 표면적을 증가시키므로써 플로팅 게이트와 콘트롤 게이트가 중첩되는 면적이 증가되어 소자의 프로그램 및 소거 효율이 향상될 수 있도록 한 플래쉬 메모리 셀 및 그 제조 방법에 관한 것이다.The present invention relates to a flash memory cell and a method of manufacturing the same, wherein the floating gate and the control gate overlap by increasing the effective surface area of the floating gate using a thick field oxide film to increase the capacitor coupling ratio between the floating gate and the control gate. The present invention relates to a flash memory cell and a method of manufacturing the same, wherein the area to be increased can be increased to improve program and erase efficiency of the device.

Description

플래쉬 메모리 셀 및 그 제조 방법Flash memory cell and manufacturing method thereof

본 발명은 플래쉬 메모리 셀 및 그 제조 방법에 관한 것으로, 특히 스프리트형(Split type) 게이트 전극을 갖는 플래쉬 메모리 셀 및 그 제조 방법에 관한 것이다.The present invention relates to a flash memory cell and a method of manufacturing the same, and more particularly, to a flash memory cell having a split type gate electrode and a method of manufacturing the same.

일반적으로 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가지는 플래쉬(Flash) 메모리 소자의 메모리 셀은 게이트 전극의 형태에 따라 적층형(Stack type)과 스프리트 형으로 나누어진다. 그러면 스프리트 형의 게이트 전극을 갖는 종래의 플래쉬 메모리 셀을 설명하면 다음과 같다.In general, memory cells of a flash memory device having electric program and erase functions are classified into a stack type and a split type according to the shape of a gate electrode. Next, a description will be given of a conventional flash memory cell having a split gate electrode.

종래 스프리트 형의 게이트 전극을 갖는 플래쉬 메모리 셀은 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 셀렉트 게이트가 순차적으로 적층된 구조의 게이트 전극이 형성되고 상기 게이트 전극 일측부의 상기 실리콘 기판에는 드레인 영역이 형성된다. 그리고 상기 게이트 전극의 다른 일측부로부터 소정 거리 이격된 상기 실리콘 기판에는 소오스 영역이 형성되며 상기 게이트 전극의 상부를 포함하는 상기 실리콘 기판상에는 셀렉트 게이트 산화막에 의해 상기 실리콘 기판 및 게이트 전극과 전기적으로 분리되는 셀렉트 게이트가 형성된다. 그런데 메모리 소자의 고집적화에 따른 단위 메모리 셀의 급격한 크기 감소로 인하여 상기 플로팅 게이트와 콘트롤 게이트가 중첩되는 면적이 더욱 감소되고, 이에 의해 플로팅 게이트와 콘트롤 게이트 사이의 캐패시터 커플링비(Capacitor Coupling Ratio)가 감소되어 프로그램 및 소거 효율이 크게 감소된다.In a conventional flash memory cell having a split type gate electrode, a gate electrode having a structure in which a tunnel oxide film, a floating gate, a dielectric film, and a select gate are sequentially stacked on a silicon substrate is formed, and a drain is formed on the silicon substrate at one side of the gate electrode. An area is formed. A source region is formed in the silicon substrate spaced a predetermined distance from the other side of the gate electrode, and is electrically separated from the silicon substrate and the gate electrode by a select gate oxide film on the silicon substrate including an upper portion of the gate electrode. The select gate is formed. However, due to the rapid size reduction of the unit memory cell due to the high integration of the memory device, the area where the floating gate and the control gate overlap is further reduced, thereby reducing the capacitor coupling ratio between the floating gate and the control gate. The program and erase efficiency is greatly reduced.

따라서 본 발명은 두꺼운 필드 산화막을 이용하여 플로팅 게이트의 유효 표면적을 증가시키므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀 및 그 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a flash memory cell and a method of manufacturing the same, which can solve the above disadvantages by increasing the effective surface area of a floating gate using a thick field oxide film.

상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀은 필드 산화막이 형성된 실리콘 기판과, 상기 필드 산화막의 양측부를 각각 포함하도록 형성되며 상기 실리콘 기판과는 터널 산화막에 의해 전기적으로 분리되는 플로팅 게이트와, 상기 플로팅 게이트를 감싸도록 형성되며 상기 플로팅 게이트와는 유전체막에 의해 전기적으로 분리되는 콘트롤 게이트와, 상기 콘트롤 게이트를 포함하는 상기 실리콘 기판상에 형성되며 상기 콘트롤 게이트 및 실리콘 기판과는 셀렉트 게이트 산화막에 의해 전기적으로 분리되며 상기 플로팅 게이트와는 절연막 스페이서에 의해 전기적으로 분리되는 셀렉트 게이트와, 상기 필드 산화막 하부의 상기 실리콘 기판에 형성된 드레인 영역과, 상기 드레인 영역 양측부의 상기 실리콘 기판에 각각 형성된 소오스 영역으로 이루어지는 것을 특징으로 하며, 상기 필드 산화막은 상부가 소정 깊이 식각된 것을 특징으로 한다. 또한 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 실리콘 기판의 소정 깊이에 매립된 형태의 드레인 영역을 형성한 후 상기 드레인 영역 상부의 실리콘 기판에는 필드 산화막이 형성되며 나머지 부분의 상기 실리콘 기판에는 터널 산화막이 형성되도록 산화 공정을 실시하는 단계와; 상기 단계로부터 전체 상부면에 제 1 폴리실리콘층을 형성한 후 상기 필드 산화막의 중앙부가 노출되도록 상기 제 1 폴리실리콘층을 패터닝하여 플로팅 게이트를 각각 형성하는 단계와, 상기 단계로부터 노출된 부분의 상기 필드 산화막을 소정 깊이 식각한 후 상기 플로팅 게이트 표면에 유전체막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제 2 폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 상기 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조의 게이트 전극을 형성하는 단계와, 상기 단계로부터 상기 게이트 전극의 측벽에 절연막 스페이서를 형성한 후 전체 상부면에 셀렉트 게이트 산화막을 형성하고 상기 셀렉트 게이트 산화막상에 제 3 폴리실리콘층을 형성하여 셀렉트 게이트를 형성하는 단계와, 상기 단계로부터 상기 드레인 영역의 양측부로부터 소정 거리 이격된 상기 실리콘 기판에 소오스 영역을 각각 형성하는 단계로 이루어지는 것을 특징으로 하며, 상기 식각 공정은 등방성 식각 방법으로 실시되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a flash memory cell including a silicon substrate having a field oxide film formed thereon, and a floating gate formed to include both sides of the field oxide film and electrically separated from the silicon substrate by a tunnel oxide film. And a control gate formed to surround the floating gate and electrically separated from the floating gate by a dielectric film, and formed on the silicon substrate including the control gate and selected from the control gate and the silicon substrate. A select gate electrically separated from each other by the insulating layer spacer, a drain region formed on the silicon substrate under the field oxide layer, and a source formed on the silicon substrate on both sides of the drain region. And the field oxide layer is etched at a predetermined depth. In addition, in the method of manufacturing a flash memory cell according to the present invention, after forming a drain region having a shape embedded in a predetermined depth of a silicon substrate, a field oxide film is formed on the silicon substrate above the drain region, and a tunnel oxide film is formed on the remaining silicon substrate Performing an oxidation process so that it is formed; Forming a floating gate by forming the first polysilicon layer on the entire upper surface from the step and then patterning the first polysilicon layer so that the center portion of the field oxide film is exposed; Etching the field oxide layer to a predetermined depth, and subsequently forming a dielectric layer and a second polysilicon layer on the floating gate surface, and sequentially patterning the second polysilicon layer and the dielectric layer from the step to form the tunnel oxide layer and the floating layer. Forming a gate electrode having a structure in which a gate, a dielectric film, and a control gate are stacked; forming an insulating film spacer on sidewalls of the gate electrode, and forming a select gate oxide film on an entire upper surface thereof; Forming a select gate by forming a third polysilicon layer on the And forming a source region on each of the silicon substrates spaced a predetermined distance from both sides of the drain region from the step, wherein the etching process is performed by an isotropic etching method. .

도 1A 내지 도 1F는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.1A to 1F are cross-sectional views of elements for explaining a method of manufacturing a flash memory cell according to the present invention.

도 2는 본 발명에 따른 플래쉬 메모리 셀을 설명하기 위한 레이 아웃도.2 is a layout view for explaining a flash memory cell according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 실리콘 기판2 : 드레인 영역1 silicon substrate 2 drain region

3A : 필드 산화막3B : 터널 산화막3A: field oxide film 3B: tunnel oxide film

4 : 플로팅 게이트5 : 유전체막4 floating gate 5 dielectric film

6 : 콘트롤 게이트7 : 절연막 스페이서6: control gate 7: insulating film spacer

8 : 셀렉트 게이트 산화막9 : 셀렉트 게이트8 select gate oxide film 9 select gate

10 : 소오스 영역10 source region

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1A 내지 도 1F는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 2를 참조하여 설명하면 다음과 같다.1A to 1F are cross-sectional views of devices for describing a method of manufacturing a flash memory cell according to the present invention. Referring to FIG.

도 1A는 실리콘 기판(1)의 소정 깊이에 불순물 이온을 주입하여 매립된 형태의 드레인 영역(2)을 형성한 후 산화 공정을 실시한 상태의 단면도로서, 이때 불순물 이온 주입에 의한 산화 속도의 증가로 상기 드레인 영역(2) 상부의 실리콘 기판(1)에는 두꺼운 산화막(이하, 필드 산화막(3A)이라 함)이 형성되고 나머지 부분의 상기 실리콘 기판(1)에는 얇은 산화막(이하, 터널 산화막(3B)이라 함)이 형성된다.FIG. 1A is a cross-sectional view of a state in which an impurity ion is implanted into a predetermined depth of a silicon substrate 1 to form a buried drain region 2 and then subjected to an oxidation process. A thick oxide film (hereinafter referred to as a field oxide film 3A) is formed on the silicon substrate 1 above the drain region 2 and a thin oxide film (hereinafter as a tunnel oxide film 3B) on the remaining silicon substrate 1. ) Is formed.

도 1B는 전체 상부면에 제 1 폴리실리콘층을 형성한 후 상기 필드 산화막(3A)의 중앙부가 소정 부분 노출되도록 상기 제 1 폴리실리콘층을 패터닝한 상태의 단면도로서, 상기 필드 산화막(3A)을 중심으로 양측부에 플로팅 게이트(4)가 각각 형성된 상태가 도시된다.FIG. 1B is a cross-sectional view of the first polysilicon layer formed after forming the first polysilicon layer on the entire upper surface and patterning the first polysilicon layer to expose a predetermined portion of the center portion of the field oxide layer 3A. The state in which the floating gates 4 are formed in both sides at the center is shown.

도 1C는 노출된 부분의 상기 필드 산화막(3A)을 소정 깊이 식각한 상태의 단면도로서, 상기 식각 공정후 상기 필드 산화막(3A) 상부에 위치하는 상기 플로팅 게이트(4)의 일측부는 상부 및 하부가 노출된 상태가 된다. 여기서 상기 식각 공정은 등방성 식각 방법으로 진행하거나 비등방성 식각 방법 및 등방성 식각 방법으로 진행된다.FIG. 1C is a cross-sectional view of the exposed portion of the field oxide film 3A in a predetermined depth, and one side of the floating gate 4 positioned above the field oxide film 3A after the etching process is upper and lower portions. The exposed state. The etching process may be performed by an isotropic etching method or an anisotropic etching method and an isotropic etching method.

도 1D는 상기 필드 산화막(3A)의 식각된 부분을 포함하는 전체 상부면에 유전체막(6)을 형성한 후 상기 필드 산화막(3A)의 식각된 부분이 매립되도록 상기 유전체막(5)상에 제 2 폴리실리콘층을 형성하고 상기 제 2 폴리실리콘층 및 유전체막(6)을 순차적으로 패터닝하므로써 상기 터널 산화막(3B), 플로팅 게이트(4), 유전체막(5) 및 콘트롤 게이트(6)가 적층된 구조의 게이트 전극이 형성된 상태의 단면도로서, 이때 상기 유전체막(5)은 상기 플로팅 게이트(4)의 노출된 부분을 완전히 감싸도록 형성되며, 하부산화막-질화막-상부산화막이 적층된 ONO 구조로 형성된다.FIG. 1D shows the dielectric film 6 formed on the entire upper surface including the etched portion of the field oxide film 3A, and then on the dielectric film 5 so that the etched portion of the field oxide film 3A is embedded. By forming a second polysilicon layer and sequentially patterning the second polysilicon layer and the dielectric film 6, the tunnel oxide film 3B, the floating gate 4, the dielectric film 5, and the control gate 6 A cross-sectional view of a gate electrode having a stacked structure, wherein the dielectric film 5 is formed to completely cover an exposed portion of the floating gate 4, and an ONO structure in which a lower oxide film, a nitride film, and an upper oxide film are stacked. Is formed.

도 1E는 적층된 구조를 갖는 상기 게이트 전극의 측벽에 절연막 스페이서(7)를 형성한 후 전체 상부면에 셀렉트 게이트 산화막(8)을 형성한 상태의 단면도이다.1E is a cross-sectional view of a state in which the select gate oxide film 8 is formed on the entire upper surface after the insulating film spacer 7 is formed on the sidewall of the gate electrode having the stacked structure.

도 1F는 상기 셀렉트 게이트 산화막(8)상에 제 3 폴리실리콘층을 형성하여 셀렉트 게이트(9)를 형성한 후 상기 드레인 영역(2)의 양측부로부터 소정 거리 이격된 상기 실리콘 기판(1)에 불순물 이온을 주입하여 소오스 영역(10)을 각각 형성한 상태의 단면도로서, 하나의 드레인 영역(2)을 공유하는 두 개의 플래쉬 메모리 셀이 형성된 상태가 도시된다. 여기서 상기 도 1F는 도 2에 도시된 A1 - A2 부분을 절취한 상태가 된다.FIG. 1F illustrates a third polysilicon layer on the select gate oxide layer 8 to form a select gate 9 and then to the silicon substrate 1 spaced a predetermined distance from both sides of the drain region 2. A cross-sectional view of a state in which source regions 10 are formed by implanting impurity ions, respectively, is illustrated in which two flash memory cells sharing one drain region 2 are formed. 1F is a state in which the portions A1-A2 shown in FIG. 2 are cut out.

상술한 바와 같이 본 발명에 의하면 두꺼운 필드 산화막을 이용하여 플로팅 게이트의 유효 표면적을 증가시키므로써 플로팅 게이트와 콘트롤 게이트가 중첩되는 면적이 증가된다. 그러므로 상기 플로팅 게이트와 콘트롤 게이트 사이의 캐패시터 커플링비가 증대되어 소자의 프로그램 및 소거 효율이 향상될 수 있으며, 또한 프로그램 및 소거 동작시 필요한 고전압의 레벨을 감소시킬 수 있는 효과가 있다.As described above, according to the present invention, an area in which the floating gate and the control gate overlap is increased by increasing the effective surface area of the floating gate using a thick field oxide film. Therefore, the capacitor coupling ratio between the floating gate and the control gate is increased, thereby improving program and erase efficiency of the device, and reducing the level of high voltage required for program and erase operations.

Claims (7)

플래쉬 메모리 셀에 있어서,In a flash memory cell, 필드 산화막이 형성된 실리콘 기판과,A silicon substrate on which a field oxide film is formed, 상기 필드 산화막의 양측부를 각각 포함하도록 형성되며 상기 실리콘 기판과는 터널 산화막에 의해 전기적으로 분리되는 플로팅 게이트와,A floating gate formed to include both sides of the field oxide film and electrically separated from the silicon substrate by a tunnel oxide film; 상기 플로팅 게이트를 감싸도록 형성되며 상기 플로팅 게이트와는 유전체막에 의해 전기적으로 분리되는 콘트롤 게이트와,A control gate formed to surround the floating gate and electrically separated from the floating gate by a dielectric film; 상기 콘트롤 게이트를 포함하는 상기 실리콘 기판상에 형성되며 상기 콘트롤 게이트 및 실리콘 기판과는 셀렉트 게이트 산화막에 의해 전기적으로 분리되며 상기 플로팅 게이트와는 절연막 스페이서에 의해 전기적으로 분리되는 셀렉트 게이트와,A select gate formed on the silicon substrate including the control gate and electrically separated from the control gate and the silicon substrate by a select gate oxide film, and electrically separated from the floating gate by an insulating film spacer; 상기 필드 산화막 하부의 상기 실리콘 기판에 형성된 드레인 영역과,A drain region formed in the silicon substrate under the field oxide film; 상기 드레인 영역 양측부의 상기 실리콘 기판에 각각 형성된 소오스 영역으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀.And a source region formed on each of the silicon substrates at both sides of the drain region. 제 1 항에 있어서,The method of claim 1, 상기 필드 산화막은 상부가 소정 깊이 식각된 것을 특징으로 하는 플래쉬 메모리 셀.And the field oxide layer is etched at a predetermined depth. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 하부산화막-질화막-상부산화막이 적층된 구조로 형성된 것을 특징으로 하는 플래쉬 메모리 셀.And the dielectric layer has a structure in which a lower oxide layer, a nitride layer, and an upper oxide layer are stacked. 플래쉬 메모리 셀의 제조 방법에 있어서,In the method of manufacturing a flash memory cell, 실리콘 기판의 소정 깊이에 매립된 형태의 드레인 영역을 형성한 후 상기 드레인 영역 상부의 실리콘 기판에는 필드 산화막이 형성되며 나머지 부분의 상기 실리콘 기판에는 터널 산화막이 형성되도록 산화 공정을 실시하는 단계와,Forming a drain region having a shape buried in a predetermined depth of the silicon substrate, and performing an oxidation process so that a field oxide film is formed on the silicon substrate above the drain region and a tunnel oxide film is formed on the remaining silicon substrate; 상기 단계로부터 전체 상부면에 제 1 폴리실리콘층을 형성한 후 상기 필드 산화막의 중앙부가 노출되도록 상기 제 1 폴리실리콘층을 패터닝하여 플로팅 게이트를 각각 형성하는 단계와,Forming a floating gate by forming a first polysilicon layer on the entire upper surface from the step and then patterning the first polysilicon layer to expose a central portion of the field oxide film; 상기 단계로부터 노출된 부분의 상기 필드 산화막을 소정 깊이 식각한 후 상기 플로팅 게이트 표면에 유전체막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계와,Etching the field oxide film of the portion exposed from the step to a predetermined depth and sequentially forming a dielectric film and a second polysilicon layer on the floating gate surface; 상기 단계로부터 상기 제 2 폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 상기 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조의 게이트 전극을 형성하는 단계와,Sequentially patterning the second polysilicon layer and the dielectric film from the step to form a gate electrode having a structure in which the tunnel oxide film, the floating gate, the dielectric film, and the control gate are stacked; 상기 단계로부터 상기 게이트 전극의 측벽에 절연막 스페이서를 형성한 후 전체 상부면에 셀렉트 게이트 산화막을 형성하고 상기 셀렉트 게이트 산화막상에 제 3 폴리실리콘층을 형성하여 셀렉트 게이트를 형성하는 단계와,Forming a select gate oxide film on an entire upper surface of the insulating film spacer on sidewalls of the gate electrode and forming a third polysilicon layer on the select gate oxide film to form a select gate; 상기 단계로부터 상기 드레인 영역의 양측부로부터 소정 거리 이격된 상기 실리콘 기판에 소오스 영역을 각각 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.And forming source regions on the silicon substrate spaced apart from both sides of the drain region by a predetermined distance from the step. 제 4 항에 있어서,The method of claim 4, wherein 상기 식각 공정은 등방성 식각 방법으로 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.The etching process is a method of manufacturing a flash memory cell, characterized in that carried out by an isotropic etching method. 제 4 항에 있어서,The method of claim 4, wherein 상기 식각 공정은 비등방성 식각 방법 및 등방성 식각 방법으로 실시되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.The etching process is a method of manufacturing a flash memory cell, characterized in that carried out by an anisotropic etching method and an isotropic etching method. 제 4 항에 있어서,The method of claim 4, wherein 상기 유전체막은 하부산화막-질화막-상부산화막이 적층된 구조로 형성된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.The dielectric film is a method of manufacturing a flash memory cell, characterized in that the lower oxide film-nitride film-upper oxide film is formed in a stacked structure.
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