KR19980052838U

KR19980052838U - Memory test circuit

Info

Publication number: KR19980052838U
Application number: KR2019960066018U
Authority: KR
Inventors: 김남수
Original assignee: 유기범; 대우통신 주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07
Also published as: KR200155592Y1

Abstract

본 고안은 다양한 메모리중 원하는 메모리를 선택하여 테스트할 수 있는 메모리 테스트회로에 관한것으로서, 시스템 어드레스버스에 다수의 입력단이 접속되며, 데이터버스에 다수의 출력단이 접속된 다수의 메모리부와, 한 입력단이 후술할 세방향링크를 통해 마이크로프로세서로부터 출력된 제1 및 제2 칩선택신호에 접속되고, 다른 입력단이 시스템 어드레스버스의 소정 비트에 접속되며, 그 출력단이 상기 메모리부 각각의 칩인에이블단에 접속된 제1 및 제2 오아케이트, 시스템 어드레스버스와 상기 메모리부의 한 입력단 또는 상기 제1 및 제2 칩선택신호와 상기 메모리부의 칩인에이블단 사이에 결합된 다수의 세방향링크가 결합되어 구성된 것을 특징으로 한다.The present invention relates to a memory test circuit capable of selecting and testing a desired memory among various memories, wherein a plurality of inputs are connected to a system address bus, and a plurality of memory parts having a plurality of outputs connected to a data bus, and one input end. The first and second chip select signals output from the microprocessor are connected through three-way links to be described later, and other input terminals are connected to predetermined bits of the system address bus, and the output terminals are connected to the chip enable ends of the memory units. A plurality of three-way links coupled between the connected first and second orients, the system address bus and one input terminal of the memory unit, or between the first and second chip select signals and the chip enable terminal of the memory unit. It features.

Description

Memory test circuit

본 고안은 메모리회로에 관한 것으로, 특히 다양한 메모리중 원하는 메모리를 선택하여 그 동작을 테스트할 수 있는 메모리 테스트회로에 관한 것이다.The present invention relates to a memory circuit, and more particularly to a memory test circuit that can select the desired memory from the various memory and test its operation.

일반적으로 메모리는 크게 임의접근메모리(RAM)과 읽기전용메모리(ROM)로 구분되는데, 여기서 임의접근메모리(RAM)은 하나의 이진정보를 저장할 수 있는 플립플롭들로 구성되어 있기 때문에 전원이 연결되어 있는 동안만 내부에 저장되어 있는 이진데이터를 유지할 수가 있으나, 읽기 및 쓰기가 모두 가능한 장점이 있다.In general, memory is largely divided into random access memory (RAM) and read-only memory (ROM). Here, random access memory (RAM) is composed of flip-flops that can store one binary information. You can keep the binary data stored only while you are there, but it has the advantage that both reading and writing are possible.

한편, 상기한 메모리중 읽기전용메모리(ROM)는 일반적으로 읽기동작만 가능한 단점이 있으나, 그 소자의 특성상 한 번 저장시킨 데이터 및 프로그램은 전원이 끊겨도 영구히 저장된다.On the other hand, the read-only memory (ROM) of the above-mentioned memory generally has the disadvantage that only a read operation, the characteristics of the device once stored data and programs are stored permanently even if the power is cut off.

그러나, 최근 메모리 관련기술이 급속도로 발전하여 메모리소자들도 그 종류가 매우 다양해지고 있으며, 또한 각 메모리소자의 장점만을 조합한 특성을 가진 메모리소자가 개발되어 사용되고 있는 추세이다.However, with the recent development of memory-related technology, the number of memory devices has become very diverse, and memory devices having characteristics combining only the advantages of each memory device have been developed and used.

예컨대, 종래 ROM은 그 소자의 특성상 한 번 저장시킨 데이터 및 프로그램은 영구히 저장되어 사용자가 이를 삭제하거나 변환시킬수가 없었으나, 메모리 제조기술이 급격히 발전하여 예컨대, ROM의 기능을 갖추고 있으면서 프로그램을 변경하거나 지울 수 있는 EPROM(erasable PROM)등이 사용되고 있다.For example, in the conventional ROM, once stored data and programs are permanently stored due to the characteristics of the device, the user cannot delete or convert them. However, memory manufacturing technology has rapidly developed, for example, to change a program while having a function of a ROM, Erasable EPROM (erasable PROM) is used.

또한, 최근에는 상기 EPROM의 기술을 근거로하여 전원을 공급하지 않아도 기록된 내용을 유지하는 비휘발성(전원이 오프되어도 그 안에 담긴 정보를 잃어버리지 않는 성질) RAM(random access memory)인 플래시 메모리(Flash Memory)가 개발되어 그 이용이 증가되는 추세이다.Recently, based on the technology of the EPROM, a flash memory which is a nonvolatile (non-lost property that does not lose the information contained therein even when the power is turned off) that retains the recorded contents even when power is not supplied. Flash Memory) is developed and its use is increasing.

즉, 상기 EPROM 및 플래시 메모리에서와 같이 그 저장된 내용을 영구히 보존할 수 있고, 필요에 따라서는 그 저장된 내용을 변경 또는 삭제할 수 있는 메모리소자는 예컨대, 개인통신용 단말기등과 같은 시스템에서 BIOS(Basic Input Output System)처럼 작은 양의 정보를 담고 있어 칩을 갈아 끼울 필요없이 그 안에 든 내용을 쉽게 바꿀 수 있게 하는 용도로 사용되고 있다.That is, the memory element capable of permanently preserving the stored contents as in the EPROM and the flash memory, and changing or deleting the stored contents as necessary may be, for example, a BIOS (Basic Input) in a system such as a personal communication terminal. It contains a small amount of information, such as an output system, and is used to easily change the contents without having to change chips.

따라서, 메모리소자가 필요한 소정의 장치를 생산할 경우에는 이러한 다종의 메모리소자중 해당 장치에 적합한 메모리소자를 선정하여 메모리회로를 제작하여야 하는 바, 선정된 메모리소자의 핀(pin)구성에 따른 다수의 테스트회로를 준비해야 하는 번거로움이 있게 된다.Therefore, in the case of producing a predetermined device that requires a memory device, a memory circuit suitable for the corresponding device should be selected from among these various memory devices to manufacture a memory circuit. There is a need to prepare a test circuit.

이에 본 고안은 상기한 사정을 감안하여 안출된 것으로서, 다양한 메모리중 원하는 메모리를 선택하여 그 동작상태를 테스트할 수 있는 메모리 테스트회로를 제공함에 그 목적이 있다.The present invention has been made in view of the above circumstances, and an object thereof is to provide a memory test circuit capable of selecting a desired memory from various memories and testing the operation state thereof.

도 1은 본 고안의 일실시예에 따른 메모리 테스트회로의 구성을 나타낸 회로 구성도.1 is a circuit diagram showing the configuration of a memory test circuit according to an embodiment of the present invention.

*** 도면의 주요 부분에 대한 간단한 설명 ****** Brief description of the main parts of the drawing ***

M1~M5 : 메모리부, G1, G2 : 오아게이트(OR gate),M1 ~ M5: Memory, G1, G2: OR gate,

IV : 인버터, WL1~WL10 : 세방향링크.IV: Inverter, WL1 ~ WL10: Three-way link.

상기 목적을 실현하기 위한 본 고안에 따른 메모리 선택회로를 갖춘 메모리회로는 소정의 직류전원과 접지단 사이에 결합되어, 시스템 어드레스버스(address bus)에 다수의 입력단이 접속되며, 데이터버스(data bus)에 다수의 출력단이 접속된 다수의 메모리부와, 한 입력단이 후술할 세방향링크를 통해 마이크로프로세서로부터 출력된 제1 및 제2 칩선택신호에 접속되고, 다른 입력단이 시스템 어드레스버스의 소정 비트에 접속되며, 그 출력단이 상기 메모리부 각각의 칩인에이블단에 접속된 제1 및 제2 오아케이트(OR gate), 시스템 어드레스버스와 상기 메모리부의 한 입력단 또는 상기 제1 및 제2 칩선택신호와 상기 메모리부의 칩인에이블단 사이에 결합된 다수의 세방향링크가 결합되어 구성된 것을 특징으로 한다.A memory circuit having a memory selection circuit according to the present invention for achieving the above object is coupled between a predetermined DC power supply and a ground terminal, and a plurality of input terminals are connected to a system address bus, and a data bus A plurality of memory units connected to a plurality of output stages, and one input terminal are connected to the first and second chip select signals output from the microprocessor through three-way links, which will be described later. A first or second OR gate connected to the chip enable end of each of the memory units, a system address bus and one input end of the memory unit, or the first and second chip select signals; A plurality of three-way link coupled between the chip enable end of the memory unit is characterized in that configured.

상기한 구성으로 된 본 고안에 의하면, 상기 제1 및 제2 칩선택신호와 물리적으로 조작되는 다수의 세방향링크를 적절히 조합함으로써 원하는 메모리부를 선택하여 테스트할 수 있게 된다.According to the present invention having the above configuration, it is possible to select and test a desired memory unit by appropriately combining the first and second chip selection signals and a plurality of three-way links physically manipulated.

이하, 첨부된 도면을 참조하여 본 고안에 따른 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment according to the present invention.

도 1은 본 고안의 일실시예에 따른 메모리 테스트회로의 구성을 나타낸 회로구성도이다.1 is a circuit diagram showing the configuration of a memory test circuit according to an embodiment of the present invention.

도면에서 참조부호 M1, M2는 각각 DIL(Dual In Line Package)형태의 두 개의 임의접근메모리(RAM)로 구성된 제1 및 제2 메모리부로서, 상기 제1 메모리부(M1)에 포함된 두 개의 메모리는 한 입력단이 세방향링크(WL1)를 통해 마이크로프로세서로부터 출력된 제1 칩선택신호()에 접속되고, 다른 입력단이 시스템 어드레스버스의 소정 비트에 접속된 제1 오아케이트(G1)의 출력단에 각각 그 칩인에이블단()이 접속되어 있으며, 상기 제2 메모리부(M2)에 포함된 두 개의 메모리도 상기한 제1 메모리부(M1)와 유사하게 한 입력단이 세방향링크(WL1)를 통해 마이크로프로세서로부터 출력된 제1 칩선택신호()에 접속되고, 다른 입력단이 인버터(IV)을 통해서 상기 시스템 어드레스버스의 소정 비트에 접속된 제2 오아케이트(G2)의 출력단에 각각 그 칩인에이블단()이 접속되어 있다.In the drawings, reference numerals M1 and M2 denote first and second memory units each configured as two random access memory (RAM) in the form of a dual in line package (DIL), and two included in the first memory unit M1. The memory has a first chip select signal (1) at which one input is output from the microprocessor through the three-way link WL1. ) Is connected to the output terminal of the first occupant G1 connected to a predetermined bit of the system address bus, respectively. ) Is connected, and the two memories included in the second memory unit M2 are similar to the first memory unit M1, and the input terminal is outputted from the microprocessor through the three-way link WL1. 1 chip select signal Is connected to the output terminal of the second occupant G2 connected to a predetermined bit of the system address bus through the inverter IV, respectively. ) Is connected.

즉, 상기 세방향링크(WL1)를 통한 제1 칩선택신호()와 시스템 어드레스버스의 소정 비트신호 및 반전된 비트신호와의 논리합이 로우레벨의 신호가 되면 이 신호가 인가된 제1 메모리부(M1)나 제2 메모리부(M2)중 하나는 인에이블상태가 된다.That is, the first chip select signal through the three-way link WL1 ( If the logical sum of the predetermined bit signal and the inverted bit signal of the system address bus becomes a low level signal, one of the first memory unit M1 or the second memory unit M2 to which the signal is applied is enabled. Becomes

또한, 참조부호 M3는 TSOP(Thin Small Outline Package) 형태의 두 개의 임의접근메모리(RAM)로 구성된 제3 메모리부로서, 이는 상기 세방향링크(WL1)를 통한 제1 칩선택신호()에 그 칩인에이블단()이 접속되어 있다.In addition, reference numeral M3 is a third memory unit including two random access memory (RAM) in the form of Thin Small Outline Package (TSOP), which is a first chip select signal through the three-way link WL1. The chip enable stage () ) Is connected.

또한, 참조부호 M4는 두 개의 DIL 형태의 상기 EPROM 또는 플래시 메모리로 구성된 제4 메모리부이고, M5는 두 개의 TSOP 형태의 상기 EPROM 또는 플래시 메모리로 구성된 제5 메모리부이다.In addition, reference numeral M4 is a fourth memory unit consisting of the EPROM or flash memory in the form of two DILs, and M5 is a fifth memory unit consisting of the EPROM or flash memory in the form of two TSOPs.

한편, 상기 제4 및 제5 메모리부(M4, M5)는 또 다른 세방향링크(WL2)를 통한 제2 칩선택신호(,)에 각각 그 칩인에이블단()이 접속되어 있는데, 상기 세방향링크(WL2)의 물리적인 접속관계에 따라 상기 제4 및 제5 메모리부(M4, M5)는 선택적으로 인에이블 상태로 된다.Meanwhile, the fourth and fifth memory units M4 and M5 may include a second chip select signal through another three-way link WL2. , Chip enable stage () Is connected, and the fourth and fifth memory units M4 and M5 are selectively enabled according to the physical connection relationship of the three-way link WL2.

또한, 상기한 제1∼제5 메모리부(M1∼M5)에서 같은 메모리부내의 두 메모리소자는 각각 서로 동일한 핀구성을 갖게 되며, 도시되지 않은 마이크로 프로세서로부터 소정의 제어신호인 상위바이트 쓰기인에이블신호() 및 하위바이트 쓰기인에이블신호()가 제4 메모리부(M4)를 제외한 각 메모리부내에 포함된 두 메모리소자의 쓰기인에이블단()에 각각 인가되거나, 읽기인에이블신호()가 상기한 모든 메모리부(M1∼M5)내의 읽기인에이블단()에 각각 인가되면 상술한 과정에 의해 메모리부가 인에이블상태로 된 곳의 메모리소자는 읽기 또는 쓰기 동작을 수행하게 됨으로써 메모리의 동작 테스트가 이루어 진다.Further, in the first to fifth memory units M1 to M5, two memory elements in the same memory unit have the same pin configuration, respectively, and enable high-byte write, which is a predetermined control signal, from a microprocessor (not shown). signal( ) And low byte write enable signal ( A write enable stage of two memory elements included in each memory unit except for the fourth memory unit M4 ) Or the read enable signal ( Read enable stages in all the memory sections M1 to M5. If the memory device is applied to the memory device, the memory device in the memory unit enabled by the above-described process is read or written, thereby performing an operation test of the memory.

한편, 시스템 어드레스버스와 제1 및 제4, 제5 메모리부(M1, M4, M5) 사이에 물리적으로 결합된 다수의 세방향링크(WL3∼WL10)를 조작하여 이와 결합된 각 메모리부에 소정비트의 어드레스데이터를 입력하거나 그 접속관계를 물리적으로 끊어 버릴수가 있다.Meanwhile, a plurality of three-way links WL3 to WL10 that are physically coupled between the system address bus and the first, fourth, and fifth memory units M1, M4, and M5 are manipulated to determine the respective memory units coupled thereto. It is possible to input the address data of a bit or to physically break the connection relationship.

이어, 상기한 구성으로 된 회로의 동작을 설명한다.Next, the operation of the circuit having the above configuration will be described.

예컨대, 제1 메모리부(M1)를 테스트하고자 할 경우에는 제1 칩선택신호()와 물리적으로 접속된 세방향링크(WL1)를 조작함으로써 제1 칩선택신호()와 시스템 어드레스버스의 소정 비트신호가 한 오아게이트(G1)를 통해 논리곱되어 그 칩인에이블단()에 접속되게 하는데, 이때 제1 칩선택신호()와 시스템 어드레스버스의 소정 비트신호는 둘 다 로우레벨의 신호이어야 한다.For example, when the first memory unit M1 is to be tested, the first chip selection signal ( By operating the three-way link (WL1) physically connected to the first chip selection signal ( ) And a predetermined bit signal of the system address bus are logically multiplied by one or more gates (G1) to the chip enable stage ( ), Wherein the first chip select signal ( And the predetermined bit signal of the system address bus are both low level signals.

상술한 과정에 의해 제1 메모리부(M1)가 인에이블상태로 되면 제1 메모리부(M1)내의 두 메모리소자는 시스템 어드레스버스로부터 입력된 소정의 어드레스데이터와 마이크로 프로세서로부터 입력된 상위바이트 쓰기인에이블신호() 및 하위바이트 쓰기인에이블신호() 그리고, 읽기인에이블신호()를 근거로하여 읽기 및 쓰기 동작에 대한 테스트를 수행하게 된다.When the first memory unit M1 is enabled by the above-described process, the two memory devices in the first memory unit M1 are writes of predetermined address data input from the system address bus and higher byte writes input from the microprocessor. Able signal ( ) And low byte write enable signal ( ) And the read enable signal ( Will be tested for read and write operations.

한편, 나머지 메모리부에 대한 메모리테스트도 이와 비슷한 방식에 의해 수행되어 진다.On the other hand, the memory test for the remaining memory unit is performed in a similar manner.

즉, 상술한 메모리 테스트회로를 이용하면 다양한 메모리중 원하는 메모리를 선택하여 손쉽게 그 동작상태를 테스트할 수 있게 된다.That is, by using the memory test circuit described above, it is possible to easily select the desired memory from among various memories and test its operation state.

또한, 본 고안은 상기 실시예에 한정되지 않고 본 고안의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있게 된다.In addition, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the technical spirit of the present invention.

이상 설명한 바와 같이 본 고안에 의하면, 다양한 메모리중 원하는 메모리를 선택하여 그 동작상태를 쉽게 테스트할 수 있는 메모리 테스트회로를 실현할 수 있게 된다.As described above, according to the present invention, it is possible to realize a memory test circuit which can select a desired memory from various memories and easily test its operation state.

Claims

A plurality of memory units having a plurality of inputs connected to the system address bus and a plurality of outputs connected to the data bus;

One input is connected to the first and second chip select signals output from the microprocessor via a three-way link to be described later, the other is connected to a predetermined bit of the system address bus, and the output is connected to the chip enable of each of the memory sections. First and second orients connected to stages,

And a plurality of three-way links coupled between a system address bus and one input terminal of the memory unit or the first and second chip select signals and the chip enable terminal of the memory unit.

According to claim 1,

Wherein each selection of the plurality of memory units is made by physical connection of the three-way link.