KR19980052330A - 디지탈 오디오 디코더의 샘플 디코딩 회로 - Google Patents

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Abstract

본 발명은 디지탈 오디오 디코더의 샘플 디코딩 회로에 관한 것으로 특히, 간단한 콘트롤 회로를 추가하고 간단한 롬 테이블로 대체함으로써 회로의 집적율을 향상시키고 처리 속도를 향상시키도록 창안한 것이다. 이러한 본 발명은 어드레스 생성 블럭(201)의 제어 신호(REN) 및 어드레스(ADDR)를 입력으로 코드워드 정보(BPC)를 출력하는 램(202)과, 이 램(202)의 각 주파수 대역별 코드워드 정보(BPC)를 그룹 구분 정보(NBPC)로 전환하는 정보 전환 블럭(203)과, 이 정보 전환 블럭(203)의 출력 정보(NBPC)를 입력으로 롬 어드레스(RADDR)를 출력하는 상태 머신 제어 블럭(204)과, 이 상태 머신 제어 블럭(204)의 롬 어드레스(RADDR)에 의한 데이타를 읽어 그룹 디코딩을 수행하는 제1 샘플 디코딩 블럭(205)과, 요구 신호(REQ)에 의해 논그룹 디코딩을 수행하는 제2 샘플 디코딩 블럭(206)과, 상기 그룹 구분 정보(NBPC)의 최상위 비트(MSB)에 따라 상기 제1, 2 샘플 디코딩 블럭의 출력 데이타중 하나를 선택하여 최종 샘플 데이타(Sdata)로 출력하는 멀티플렉서(207)와, 비트 할당 데이타(Bi)를 병렬 데이타로 변환하여 상기 제1, 2 샘플 디코딩 블럭에 출력하고 상기 상태 머신 제어 블럭(204) 및 제1, 제2 샘플 디코딩 블럭(205)(206)을 제어하여 샘플 디코딩 동작을 수행시키는 제어 블록(208)으로 구성한다.

Description

디지탈 오디오 디코더의 샘플 디코딩 회로
본 발명은 디지탈 오디오 디코더에 관한 것으로 특히, 압축 오디오 데이타를 디코딩하기 위한 회로를 간단히 구성한 디지탈 오디오 샘플 디코딩 회로에 관한 것이다.
일반적으로 아나로그 신호를 디지탈 신호로 변환하여 전송하는 경우 비트 전송율이 높고 대역폭이 크므로 비트 전송율을 줄이는 기술을 필요로 하는데, 이를 위하여 엔코더는 디지탈 오디오 신호의 수학적인 전환 알고리즘을 적용한다.
이러한 기술을 적용한 엔코더는 입력 오디오 신호를 임의의 주파수 대역별로 분할하여 시간/주파수 영역의 신호로 전환하며 그 전환된 블럭의 계수 데이타를 부호화하여 하나의 프레임 구조로 전송하게 된다.
그리고, 디지탈 오디오 디코더는 압축 오디오 신호의 표준 규격인 MPEG 기술을 적용하는 데, 이 기술은 디지탈 신호의 저장 및 디지탈 채널상의 음(sound) 전달에 적용되며, 주파수 영역으로 할당된 디지탈 오디오 신호의 적응적 양자화를 가능하게 하는 비트 할당과 관계가 있다.
일반적으로 디지탈 오디오 디코더는 도 1의 블럭도에 도시된 바와 같이, 비트 스트림의 데이타(Di)를 주파수 대역별로 분할하여 복호함에 의해 비트 할당 데이타(Bi) 및 코드워드 정보(BPC)를 출력하는 비트 할당부(101)와, 이 비트 할당부(101)의 코드워드 정보(BPC)에 따라 비트 할당 데이타(Bi)를 복호하여 샘플 데이타(Sdata)를 출력하는 샘플 디코딩 회로(102)와, 이 샘플 디코딩 회로(102)의 샘플 데이타(Sdata)를 재양자화는 양자화부(103)와, 상기 비트 할당부(101)의 출력 신호를 입력으로 스케일 팩터를 추출하여 상기 양자화부(103)에 출력하는 스케일팩터 디코딩부(105)와, 상기 양자화부(103)의 출력 신호를 서브대역 필터링하여 PCM 데이타(Dout)를 출력하는 서브대역 필터부(104)로 구성된다.
이와 같은 일반적인 디지탈 오디오 디코더의 동작을 설명하면 다음과 같다.
먼저, 엔코더에서 포멧된 데이타(Din)가 비트 스트림 형태로 입력되면 비트 할당부(101)는 헤더 정보를 검출하여 각 주파수 대역별로 분할하고 그 분할 데이타를 복호하여 비트 할당 데이타 및 코드워드 정보(BPC ; Bits per Codeword)를 샘플 디코딩 회로(102)와 스케일팩터 디코딩부(105)에 출력하게 된다.
이때, 샘플 디코딩 회로(102)는 비트 할당부(101)의 출력 정보(BPC)에 따라 비트 할당 데이타를 복호하여 샘플 데이타(Sdata)를 양자화부(103)에 출력하게 되며, 스케일팩터 디코딩부(105)는 상기 비트 할당 데이타를 입력으로 스케일팩터를 복호하여 상기 양자화부(103)에 출력하게 된다.
이에 따라, 양자화부(103)가 스케일팩터 디코딩부(105)의 출력 신호를 입력으로 샘플 디코딩 회로(102)의 샘플 데이타(Sdata)를 재양자화하면 서브대역 필터(104)에서 서브대역 필터링되어 PCM 데이타(Dout)가 출력되어진다.
종래의 샘플 디코딩 회로는 도2에 도시된 바와 같이, 비트 할당 데이타(Bi)를 순차적으로 저장하는 레지스터(111~113)와, 코드워드 정보(BPC)를 일시 저장하는 레지스터(114)와, 복호전의 샘플 데이타(Cm)와 상기 레지스터(111)의 출력 데이타중 하나를 선택적으로 출력하는 멀티플렉서(116)와, 이 멀티플렉서(117)의 출력 데이타를 저장하는 레지스터(117)와, 상기 레지스터(114)의 출력 데이타를 입력으로 복호전의 샘플 데이타(Cm)를 출력하고 상기 레지스터(118)의 출력 데이타를 입력으로 복호되는 샘플 데이타(S[i])를 출력하는 롬(ROM)(115)과, 이 롬(115)의 출력 데이타(S[i])와 상기 레지스터(113)의 출력 데이타중 하나를 선택하여 샘플 데이타(Sdata)를 출력하는 멀티플렉서(118)로 구성된다.
이와 같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
먼저, 비트 스트림 형태의 입력 데이타(Di)를 비트 할당하여 복호함에 의한 코드워드 정보(BPC)는 레지스터(114)에 저장되고 비트 할당 데이타(Bi)는 레지스터(111)에 저장되어 순차적으로 레지스터(112)(113)에 저장되어진다.
이때, 레지스터(114)의 출력 정보(BPC)에 의해 롬(115)은 복호전의 샘플 데이타(Cm)를 멀티플렉서(116)에 출력하게 된다.
이에 따라, 멀티플렉서(116)는 레지스터(111)의 출력 데이타와 롬(115)의 출력 데이타(Cm)중 하나를 선택하여 레지스터(117)에 저장하게 된다.
이때, 롬(115)은 레지스터(117)의 출력 데이타를 입력으로 샘플 데이타(S[i])를 출력하게 된다.
따라서, 멀티플렉서(118)가 레지스터(113)의 출력 데이타와 롬(115)의 출력 데이타(S[i])중 하나를 선택하여 출력함에 의해 샘플 데이타(Sdata)가 복호되어진다.
상기에서 각 주파수 대역의 코드워드 정보(BPC)에 의해 루프가 형성되어 최종 샘플 데이타값을 복호하게 된다.
예를 들어, 코드워드 정보(BPC)에 따라 하나의 주파수 구간에 의해 3개의 샘플로 구성하거나, 3개의 샘플을 1개의 압축 데이타로 부호화한 경우 복호 동작에서는 1개의 샘플을 만들기 위해 3번의 궤한 루프를 형성하게 된다.
이 경우에 적용하는 알고리즘은 다음과 같다.
for (i = 0 ; i 3 ; i++)
{ S[i] = Cm % BPC
Cm = Cm DIV BPC }
여기서, S[i] : 복호되는 샘플 데이타, Cm : 3, 5, 9 비트인 복호되기전의 샘플 데이타, % : 몫, DIV : 나눗셈에 의한 나머지값이다.
그러나, 이러한 종래 기술은 디지탈 신호 처리를 위한 시스템 설계시 많은 소자를 사용함으로 집적 면적이 증가하여 설계가 복잡해짐은 물론 처리 속도가 저하되는 문제점이 있다.
본 발명은 종래 기술의 단점을 개선하기 위하여 압축 오디오 데이타를 디코딩함에 있어서 기본 회로 구조로 적용되는 시스템의 구조를 간단한 콘트롤 회로를 추가하고 간단한 롬 테이블로 대체함으로써 회로의 집적율을 향상시키고 처리 속도를 향상시키도록 창안한 디지탈 오디오 디코더의 샘플 디코딩 회로를 제공함에 목적이 있다.
도 1은 일반적인 디지탈 오디오 디코더의 블럭도.
도 2는 종래의 샘플 디코딩 회로의 블럭도.
도 3은 본 발명에 따른 실시예의 블럭도
도 4는 도 3에서 정보 전환 블럭의 상세 블럭도.
도 5는 도 3에서 제1 샘플 디코딩 블럭의 상세 블럭도.
* 도면의 주요 부분에 대한 부호의 설명 *
201 : 어드레스 생성 블럭202 : 램(RAM)
203 : 정보 전환 블럭204 : 상태머신 제어 블럭
205, 206 : 샘플 디코딩 블럭207, 216 : 멀티플렉서
208 : 제어 블럭211~215 : 함수 변환기
217 : 선택신호 발생기221 : 롬(ROM)
본 발명은 상기의 목적을 달성하기 위하여 비트 할당 데이타를 입력으로 헤더 정보에 따라 칩 인에이블 신호와 어드레스를 생성하는 어드레스 생성 블럭과, 이 어드레스 생성블럭의 칩 인에이블 신호에 의해 동작 상태가 되어 어드레스가 지정하는 영역에서 코드워드 정보를 출력하는 데이타 저장 수단과, 이 데이타 저장 수단의 각 주파수 대역별 코드워드 정보를 그룹 구분 정보로 전환하는 정보 전환 블럭과, 이 정보 전환 블럭의 출력 정보를 입력으로 상태 머신 동작을 수행하여 롬 어드레스를 출력하는 상태 머신 제어 블럭과, 이 상태머신 제어 블럭의 롬 어드레스에 따라 3개의 샘플을 생성하여 병렬 입력 데이타의 그룹 디코딩을 수행하는 제1 샘플 디코딩 블럭과, 병렬 입력 데이타의 논그룹 디코딩을 수행하는 제2 샘플 디코딩 블럭과, 상기 그룹 구분 정보의 최상위 1비트에 따라 상기 제1, 제2 샘플 디코딩 블럭의 출력 데이타중 하나를 선택하여 최종 샘플 데이타로 출력하는 멀티 플렉서와, 비트 할당 데이타를 병렬 데이타로 변환하고 상기 상태신 제어 블럭 및 제1, 제2 샘플 디코딩 블럭을 제어하는 제어 블럭으로 구성한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
본 발명의 실시예는 도3의 블럭도에 도시한 바와 같이, 비트 할당 데이타(Bi)를 입력으로 헤더 정보(bri, fsi, mode, mode-ext)에 따라 제어 신호(REN)와 어드레스(ADDR)를 생성하는 어드레스 생성 블럭(201)과, 이 어드레스 생성 블럭(201)의 제어 신호(REN)에 인에이블되어 상기 어드레스(ADDR)가 지정하는 영역에서 코드워드 정보(BPC)를 출력하는 램(RAM)(202)과, 이 램(202)의 각 주파수 대역별 코드워드 정보(BPC)를 입력으로 그룹 구분 정보(NBPC)로 전환하는 정보 전환 블럭(203)과, 이 정보 전환 블럭(203)의 출력 정보(NBPC)를 입력으로 상태 머신 동작을 수행하여 롬 어드레스(RADDR)를 출력하는 상태 머신 제어 블럭(204)과, 이 상태 머신 제어 블럭(204)의 롬 어드레스(RADDR)에 따라 3개의 샘플을 행성하여 병렬 입력 데이타의 그룹 디코딩을 수행하는 제1 샘플 디코딩 블럭(205)과, 요구 신호(REQ)에 의해 병렬 입력 데이타의 논그룹 디코딩을 수행하는 제2 샘플 디코딩 블럭(206)과, 상기 그룹 구분 정보(NBPC)의 최상위 비트(MSB)에 따라 상기 제1, 2 샘플 디코딩 블럭(205)(206)의 출력 데이타중 하나를 선택하여 최종 샘플 데이타(Sdata)로 출력하는 멀티플렉서(207)와, 비트 할당 데이타(Bi)를 병렬 데이타로 변환하여 상기 상태 머신 제어 블럭(204) 및 제1, 2 샘플 디코딩 블럭(205)(206)을 제어하는 제어 블록(208)으로 구성한다.
상기 정보 전환 블럭(203)은 도4의 블럭도에 도시한 바와 같이, 램(202)의 각 주파수 대역별 코드 정보를 각기 입력으로 그룹 구분 정보로 변환하는 함수 변환기(211~215)와, 이 함수 변환기(211~215)의 출력 정보중 하나를 선택하여 그룹 구분 정보(NBPC)로 출력하는 멀티플렉서(216)와, 이 멀티플렉서(216)에 선택 신호를 출력하는 선택신호 발생기(217)로 구성한다.
상기 제1 샘플 디코딩 블럭(205)은 도5의 블럭도에 도시한 바와 같이, 상태 머신 제어 블럭(204)의 출력 어드레스(RADDR)이 지정하는 영역에서 데이타를 출력하는 롬(221)과, 이 롬(221)의 출력 데이타를 입력으로 시프트 동작을 수행하여 3개의 샘플 데이타(S[0], S[1], S[2])를 출력하는 시프터(222)로 구성한다.
이와 같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
어드레스 생성 블럭(201)은 헤더 정보(bri, fsi, mode, mode-ext)를 읽어 비트 할당 데이타(Bi)를 입력으로 제어 신호(REN)와 어드레스(ADDR)를 생성하게 되며 램(202)은 상기 제어 신호(REN)에 인에이블되어 상기 어드레스(ADDR)가 지정하는 영역에서 각 주파수 대역 코드워드 정보(BPC)를 출력하게 된다.
상기 코드워드 정보(BPC ; Bits per Codeword)는 32개의 주파수 대역별로 할당된 인덱스값에 의해 만들어지는 값으로 실제 샘플의 비트수를 가리킨다.
이때, 정보 전환 블럭(203)은 램(202)의 출력 정보(BPC)를 입력으로 함수 변환기(211~215)가 해당 주파수 대역의 코드워등 정보를 그룹 구분 정보로 변환하면 멀티플렉서(216)가 선택신호 발생기(217)의 출력 신호에 의해 상기 함수 변환기(211~215)의 출력 정보중 하나를 선택하여 그룹(Group)과 논그룹(NonGroup)을 구분할 수 있는 그룹 구분 정보(NBPC)로 출력하게 된다.
상기에서 함수 변환기(211~215)는 해당 주파수 대역과 동일한 특성을 가지며, 그룹 구분 정보(NBPC)의 최상위 비트(MSB)는 최종 샘플 데이타를 선택하기 위한 신호로 작용하게 된다.
그리고, 제어 블록(208)은 비트 할당 데이타(Bi)을 입력으로 병렬 데이타로 변환함과 아울러 샘플 시작 신호, 구간 신호 및 요구 신호(REQ)를 출력하게 된다.
따라서, 정보 전환 블럭(203)의 그룹 구분 정보(NBPC)를 입력받은 상태 머신 제어 블럭(204)은 제어 블럭(208)의 샘플 시작 신호 및 구간 신호에 따라 상기 그룹 구분 정보(NBPC)에 대한 상태머신 동작을 수행하여 롬 어드레스(RADDR)를 제1 샘플 디코딩 블럭(205)에 출력하게 된다.
이때, 제1 샘플 디코딩 블럭(205)은 롬 어드레스(RADDR)를 입력받은 롬(221)에서 해당 영역의 12 비트 데이타를 출력하고 그 12비트 데이타를 입력받은 시프터(222)가 제어 블럭(208)에서 병렬 데이타를 입력으로 시프트 동작을 수행하여 순차적으로 3개의 샘플 데이타(S[0], S[1], S[2])를 출력하게 된다.
즉, 롬(221)의 12비트 데이타를 연산하여 3개의 플래그를 발생시킴에 의해 순차적으로 3개의 샘플 데이타(S[0], S[1], S[2])를 복호하게 된다.
여기서, 그룹 디코딩시 입력 비트수가 5, 7, 10비트라면 복호후의 3개의 샘플 비트수는 6, 9, 12비트로 증가되어진다.
또한, 제2 샘플 디코딩 블럭(206)은 병렬 데이타를 입력으로 제어 블럭(208)의 요구 신호(REQ)에 따라 16비트 데이타를 복호하게 된다.
따라서, 멀티플렉서(207)가 정보 전환 블럭(203)의 그룹 구분 정보(NBPC)의 최상위 비트(MSB)에 의해 제1, 제2 샘플 디코딩 블럭(205)(206)의 출력 데이타중 하나를 선택하여 샘플 데이타를 출력하게 된다.
상기에서 설명한 바와 같이 본 발명은 시스템의 구조를 간단한 콘트롤 회로를 추가하고 간단한 롬 테이블로 대체함으로써 회로의 집적율을 향상시킴과 아울러 처리속도를 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 비트 할당 데이타(Bi)를 입력으로 헤더 정보(bri, fsi, mode, mode-ext)에 따라 제어 신호(REN)와 어드레스(ADDR)를 생성하는 어드레스 생성 블럭과, 이 어드레스 생성 블럭(201)의 제어 신호(REN)에 인에이블되어 상기 어드레스(ADDR)가 지정하는 영역에서 코드워드 정보(BPC)를 출력하는 데이타 저장 수단과, 이 데이타 저장 수단의 각 주파수 대역별 코드워드 정보(BPC)를 그룹 구분 정보(NBPC)로 전환하는 정보 전환 블럭과, 이 정보 전환 블럭의 출력 정보(NBPC)를 입력으로 상태 머신 동작을 수행하여 롬 어드레스(RADDR)를 출력하는 상태 머신 제어 블럭과, 이 상태 머신 제어 블럭의 롬 어드레스(RADDR)에 의한 데이타를 읽어 그룹 디코딩을 수행하는 제1 샘플 디코딩 블럭과, 요구 신호(REQ)에 의해 논그룹 디코딩을 수행하는 제2 샘플 디코딩 블럭과, 상기 그룹 구분 정보(NBPC)의 최상위 비트(MSB)에 따라 상기 제1, 제2 샘플 디코딩 블럭의 출력 데이타중 하나를 선택하여 최종 샘플 데이타(Sdata)로 출력하는 멀티플렉서와, 비트 할당 데이타(Bi)를 병렬 데이타로 변환하여 상기 제1, 제2 샘플 디코딩 블럭에 출력하고, 상기 상태 머신 제어 블럭(204) 및 제1, 제2 샘플 디코딩 블럭(205)(206)을 제어하여 샘플 디코딩 동작을 수행시키는 제어 블럭으로 구성한 것을 특징으로 하는 디지탈 오디오 디코더의 샘플 디코딩 회로.
  2. 제 1 항에 있어서, 정보 전환 블럭은 데이타 저장 수단의 각 주파수 대역별 코드 정보를 각기 입력으로 그룹 구분 정보로 변환하는 제1~제5 함수 변환기와, 이 제1~제5 함수변화기의 출력 정보중 하나를 선택하여 그룹 구분 정보(NBPC)로 출력하는 멀티플렉서와, 이 멀티플렉서에 선택 신호를 출력하는 선택신호 발생기로 구성한 것을 특징으로 하는 디지탈 오디오 디코더의 샘플 디코딩 회로.
  3. 제 2 항에 있어서, 제1~제5 함수 변환기는 해당 주파수와 동일한 특성을 갖는 것을 특징으로 하는 디지탈 오디오 디코더의 샘플 디코딩 회로.
  4. 제 1 항에 있어서, 제1 샘플 디코딩 블럭은 상태머신 제어 블럭의 출력 어드레스(RADDR)이 지정하는 영역에서 데이타를 출력하는 롬(ROM)과, 이 롬(ROM)의 출력 데이타를 입력으로 시프트 동작을 수행하여 3개의 샘플 데이타(S[0], S[1], S[2])를 출력하는 시프터로 구성한 것을 특징으로 하는 디지탈 오디오 디코더의 샘플 디코딩 회로.
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