KR19980050154A - Selective Force CRC-32 Processing Encoder and Decoder and Parallel Processing Method - Google Patents
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Abstract
본 발명은 선택적 병렬 CRC-32 처리 인코더와 디코더 및 병렬처리 방법에관한 것이다. 그 목적은 CRC-32를 모드선택에 따라 8-비트,16-비트,32-비트 단위로 선택적으로 병렬처리할 수 있도록 하는 데에 있다. 인코더의 구성은 하나의 모드를 선택하는 모드선택부와, 매 클럭마다 값이 갱신되며 그 값을 출력하는 32 비트 임시저장부와, 입력 데이터와 32 비트 임시저장부의 출력을 입력받아 나머지를 계산하고 32 비트 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와. 입력 데이터와 계산된 CRC-32값을 다증화하는 다중화부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 구성되는 데에 있다. 디코더의 구성은 하나의 모드를 선택하는 모드선택부와, 매 클럭마다 값이 갱신되며 그 값을 출력하는 32 비트 임시저장부와, 입력 데이터와 32 비트 임시저장부의 출력을 입력받아 나머지를 계산하고 32 비트 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지계산부와, 추가로 오류가 없을 때의 예상된 신드롬 값과 수신 데이터에 대한 CRC-32 계산 값을 비교하는 신드롬 비교부와, 수신데이터에서 CRC-32 필드를 제거한 윈래의 정보 데이터와 이 데이터에 대한 오류정보를 가져가기 위한 타이밍 조절에 사용되는 버퍼부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 선택적 병렬 CRC-32 처리 디코더가 구성되는 데에 있다.The present invention is directed to an optional parallel CRC-32 processing encoder and decoder and parallel processing method. The purpose is to allow the CRC-32 to be selectively parallelized in 8-bit, 16-bit and 32-bit units according to the mode selection. The encoder consists of a mode selector that selects a mode, a 32-bit temporary storage unit that updates its value every clock, and outputs the input data and the output of the 32-bit temporary storage unit to calculate the rest. A remaining calculation unit for updating the stored value of the 32-bit temporary storage unit every clock. It consists of a multiplexer for multiplying the input data and the calculated CRC-32 value and a controller for generating and supplying signals necessary for each block. The decoder is composed of a mode selector for selecting one mode, a 32-bit temporary storage unit for updating the value every clock, and outputting the value, an input data and an output of the 32-bit temporary storage unit for calculating the remainder. The remaining calculation unit updates the stored value of the 32-bit temporary storage unit every clock, the syndrome comparison unit comparing the estimated syndrome value when there is no error with the CRC-32 calculation value for the received data, and the received data The optional parallel CRC-32 processing decoder consists of a buffer unit used for timing information for removing the CRC-32 field, a timing control for taking error information for this data, and a controller for generating and supplying signals necessary for each block. It is in becoming.
Description
본 발명은 선택적 병렬 CRC-32 처리 인코더와 디코더 및 그 병렬처리 방법에 관한것으로서, 특히 AAL Type 5 ,서비스 제공시 채널오류를 검출하기 위하여 사용되는 CRC-32를 모드선택에 따라 8-비트;16-비트, 32-비트단위로 선택적으로 병렬처리하기 위한 CRC-32 처리 인코더 와 디코더 및 병렬처리 방법에 관한 것이다.The present invention relates to an optional parallel CRC-32 processing encoder and decoder and a parallel processing method thereof, in particular AAL Type 5, 8-bit according to the mode selection CRC-32 used to detect a channel error when providing a service; The present invention relates to a CRC-32 processing encoder, a decoder and a parallel processing method for selective parallel processing in 32-bit units.
일반적으로, 종래의 AAL Type 5 서비스를 위한 CRC (Cyclic Redundancy Check)-32 처리는 소프트웨어로 구현되어 CPU의 부담이 되었으며, 고속처리를 하는 데에도 장애가 되었다. 또한 종래의 기술(출원 제 35426)은 바이트 단위(8-비트 단위)의 CRC-32 병렬처리장치로서 PCI I/F를 갖는 시스템에서 고속의 데이터 처리를 위하여 16-비트나 32-비트 단위의 병렬처리는 제공하지 못한다는 문제점이 있었다.In general, the conventional Cyclic Redundancy Check (CRC) -32 processing for AAL Type 5 service is implemented in software, which is a burden on the CPU, and also a obstacle to high-speed processing. In addition, the prior art (Application No. 35426) is a CRC-32 parallel processing unit in byte units (8-bit units) for parallel processing in 16-bit or 32-bit units for high-speed data processing in a system having PCI I / F. There was a problem that can not provide.
상기 문제점을 해결하기 위하여 안출된 본 발명은 AAL Type 5 서비스 제공시 채널오류를 검출하기 위하여 사용되는 CRC (Cyclic Redundancy Check)-32를 모드선택에 따라 8-비트.16-비트,32비트 단위로 선택적으로 병렬처리할 수 있도록 하는 데에 그 목적이 있다.In order to solve the above problems, the present invention provides a Cyclic Redundancy Check (CRC) -32 used to detect a channel error when providing AAL Type 5 service in 8-bit, 16-bit, and 32-bit units according to mode selection. Its purpose is to allow for selective parallelism.
상기 목적을 달성하기 위한 본 발명의 특징은 매 클럭마다 값이 갱신되며그 값을 출력하는 16 비트 임시저장부와,16 비트의 입력 데이터와 상기 16비트 임시저장부의 출력을 입력받아 나머지를 계산하고 상기 l6 비트 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와, 상기 입력데이터와 계산된 CRC-16 값을 다중화하는 다중화부 및 각 블록에 필요한신호들을 생성하여 공급하는 제어부로 병렬 CRC-16 처리 인코더가 구성되는 데에 있다.A characteristic of the present invention for achieving the above object is that the value is updated every clock, and the 16-bit temporary storage unit for outputting the value, the 16-bit input data and the output of the 16-bit temporary storage unit is input and calculates the rest Parallel CRC- to the remaining calculation unit for updating the stored value of the l6 bit temporary storage unit every clock, a multiplexer for multiplexing the input data and the calculated CRC-16 value, and a controller for generating and supplying necessary signals for each block. 16 processing encoder is configured.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 매 클럭마다 값이 갱신되며 그 값을 출력하는 16비트 임시저장부와, 16 비트의 입력 데이터와 상기 16 비트 임시저장부의 출력을 입력받아 나머지를 계산하고 상기 16 비트 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와, 추가로 오류가 없을 때의 예상된 신드롬 값과 수신 데이터에 대한 CRC-16 계산 값을 비교하는 신드롬 비교부와, 상기 수신 데이터에서 CRC-16 필드를 제거한 원래의 정보 데이터와 이 데이터에 대한 오류정보를 가져가기 위한타이밍 조절에 사용되는 버퍼부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 병렬 CRC-16 처리 디코더가 구성되는 데에 있다.Another feature of the present invention for achieving the above object is a 16-bit temporary storage unit for updating the value every clock and outputs the value, the 16-bit input data and the output of the 16-bit temporary storage unit receives the rest A remaining calculation unit for calculating and updating the stored value of the 16-bit temporary storage unit every clock, a syndrome comparison unit for comparing an estimated syndrome value when there is no error and a CRC-16 calculation value for received data; Parallel CRC-16 processing to the original information data from which the CRC-16 field is removed from the received data and a buffer used for timing adjustment to take error information for the data, and a controller for generating and supplying signals necessary for each block. The decoder is configured.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 매 클럭마다 값이 갱신되며 그 값을 출력하는 32 비트 임시저장부와 32 비트의 입력 데이터와 상기 32 비트 임시저장부의 출력을 입력받아 나머지를 계산하고 상기 32 비트 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와 상기입력 데이터와 계산된 CRC-32 값을 다중화하는 다중화부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 병렬 CRC-32 처리 인코더가 구성되는 데에 있다.Another feature of the present invention for achieving the above object is that the value is updated every clock and the 32-bit temporary storage unit for outputting the value and 32-bit input data and the output of the 32-bit temporary storage unit to calculate the rest And a remaining calculation unit for updating the stored value of the 32-bit temporary storage unit every clock, a multiplexer for multiplexing the input data and the calculated CRC-32 value, and a controller for generating and supplying signals for each block. 32 The processing encoder is configured.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 매 클럭마다 값이 갱신되며 그 값을 출력하는 32비트 임시저장부와, 32 비트의 입력 데이터와 상기 32 비트 임시저장부의 출력을 입력받아 나머지를 계산하고 상기 32 비트 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와, 추가로 오류가 없을 때의 예상된 신드롬 값과 수신 데이터에 대한 CRC-32 계산 값을 비교하는 신드롬 비교부와, 상기 수신 데이터에서 CRC-32 필드를 제거한 원래의 정보 테이터와 이 데이터에 대한 오류정보를 가져가기 위한 타이밍 조절에 사동되는 버퍼부 및 각 블륵에 질요한 신호들을 생성하여 공급하는 제어부로 병렬 CRC-32처리 디코가 구성되는 데에 있다Another feature of the present invention for achieving the above object is a 32-bit temporary storage unit for updating the value every clock and outputs the value, the 32-bit input data and the output of the 32-bit temporary storage unit to receive the rest A remaining calculation unit for calculating and updating the stored value of the 32-bit temporary storage unit every clock, a syndrome comparison unit for comparing the estimated syndrome value when there is no error and the CRC-32 calculation value for the received data; Parallel CRC-32 to the original information data from which the CRC-32 field is removed from the received data, a buffer unit used for timing adjustment to take error information about the data, and a controller for generating and supplying signals to each block. There is a processing deco
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 매 클럭마다 값이 갱신되며 그 값을 출력하는 소정 비트 크기의 임시저장부와, 소정 비트 크기의 입력 데이터와상기 임시저장부의 출력을 입력받아 나머지를 계산하고 상기 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와 상기 입력 데이터와 계산된 소정 비트 크기의 CRC 값을 다중화하는 다중화부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 병렬 CRC처리 인코더가 구성되는 데에 있다.Another feature of the present invention for achieving the above object is that the value is updated every clock, the temporary storage unit of a predetermined bit size for outputting the value, the input data of the predetermined bit size and the output of the temporary storage unit to the rest The parallel calculation is performed by the rest of the calculation unit for calculating and updating the stored value of the temporary storage unit every clock, the multiplexer for multiplexing the input data and the calculated CRC value of the predetermined bit size, and the controller for generating and supplying signals for each block. The CRC processing encoder is configured.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 매 클럭마다 값이 갱신되며 그 값을 출력하는 소정 비트 크기의 임시저장부와, 소정 비트 크기의 입력 데이터와 상기 임시저장부의 출력을 입력받아 나머지를 계산하고 상기 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와, 추가로 오류가 없을 때의 예상된 신드롬 값과 수신 데이터에 대한 소정 비트크기의 CRC계산 값을 비교하는 신드롬 비교부와, 상기 수신 데이터에서 소정 비트 크기의 CRC 필드를 제거한 원래의 정보 데이터와 이 데이터에대한 오류정보를 가져가기 위한 타이밍 조절에 사용되는 버퍼부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 선택적 병렬 CRC 처리 디코더가 구성되는 데에 있다.Another feature of the present invention for achieving the above object is that the value is updated every clock and the temporary storage unit having a predetermined bit size for outputting the value, the input data of the predetermined bit size and the output of the temporary storage unit receives the rest And a remaining comparator for updating the stored value of the temporary storage unit every clock, and a syndrome comparator for comparing the estimated syndrome value when there is no error and the CRC calculation value of a predetermined bit size for the received data. A selective parallel to the original information data from which the CRC field of a predetermined bit size is removed from the received data, a buffer used for timing adjustment to take error information about the data, and a controller for generating and supplying signals necessary for each block; The CRC processing decoder is configured.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 8 비트와 16 비트와 32 비트 중에서 하나의 모드를 선택하는 모드선택부와 매 클럭마다 값이 갱신되며 그 값을 출력하는 32 비트 임시저장부와 상기 모드선택부에 의해 선택된 모드의 비트 크기의 입력 데이터와 상기 32 비트 임시저장부의 출력을 입력받아 나머지를 계산하고 상기 32 비트 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와, 상기 입력 데이터와 계산된 CRC-32 값을 다중화하는 다중화부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 선택적 병렬 CRC-32 처리 인코더가 구성되는 데에 있다.Another feature of the present invention for achieving the above object is a mode selector for selecting one of the 8-bit, 16-bit and 32-bit, and a 32-bit temporary storage for outputting the value and the value is updated every clock; A remaining calculation unit which receives the input data of the bit size of the mode selected by the mode selection unit and the output of the 32-bit temporary storage unit, calculates a remainder, and updates the stored value of the 32-bit temporary storage unit at every clock; An optional parallel CRC-32 processing encoder is configured as a multiplexer for multiplexing data and calculated CRC-32 values and a controller for generating and supplying signals required for each block.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 8 비트와 16 비트와 32 비트 중에서 하나의 모드를 선택하는 모드선택부와 매 클럭마다 값이 갱신되며 그 값을 출력하는 32 비트 임시저장부와, 상기 모드선택부에 의해 선택된 모드의 비트 크기의 입력 데이터와 상기 32 비트 임시저장부의 출력을 입력받아 나머지를 계산하고 상기 32 비트 임시저장부외 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와, 추가로 오류가 없을 때의 예상된 신드롬 값과 수신 데이터에 대한 CRC-32 계산 값을 비교하는 신드롬 비교부와, 상기 수신 데이터에서 CRC-32 필드를 제거한 원래의 정보 데이터와 이 데이터에 대한 오류정보를 가져가기 위한 타이밍 조절에 사용되는 버퍼부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 선택적 병렬 CRC-32 처리 디코더가 구성되는 데에 있다.Another feature of the present invention for achieving the above object is a mode selector for selecting one of the 8-bit, 16-bit and 32-bit, and a 32-bit temporary storage for outputting the value and the value is updated every clock; And a remaining calculation unit which receives the input data of the bit size of the mode selected by the mode selection unit and the output of the 32-bit temporary storage unit, calculates the remainder, and updates the stored values other than the 32-bit temporary storage unit every clock. A syndrome comparison unit for comparing the estimated syndrome value when there is no error with the CRC-32 calculation value for the received data, the original information data from which the CRC-32 field is removed from the received data, and the error information for the data. An optional parallel CRC-32 processing decoder that generates and supplies the signals needed for each block and the buffer unit used for timing adjustment to take. Which lies in the configuration.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 소정 비트 크기 내에서 어떤 비트 크기의 모드로 동작할 것인가를 선택하는 모드선택부와, 매 클럭마다 값이 갱신되며 그 값을 출력하는 소정 비트 크기의 임시저장부와, 상기 모드선택부에 의해 선택된 모드의 비트 크기의 입력 데이터와 상기 임시저장부의 출력을 입력받아 나머지를 계산하고 상기 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와 상기 입력 데이터와 계산된 소정 비트 크기의 CRC 값을 다중화하는 다중화부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 선택적 병렬 CRC 처리 인코더가 구성되는 데에 있다.Another feature of the present invention for achieving the above object is a mode selection unit for selecting which bit size mode to operate within a predetermined bit size, and a predetermined bit size for outputting the value by updating the value every clock. A temporary storage unit for receiving a bit size input data of the mode selected by the mode selection unit and an output of the temporary storage unit, calculating a remainder, and updating the stored value of the temporary storage unit every clock; An optional parallel CRC processing encoder is configured as a multiplexer for multiplexing input data and a calculated CRC value having a predetermined bit size, and a controller for generating and supplying signals required for each block.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 소정 비트 크기 내에서 어떤 비트 크기의 모드로 동작할 것인가를 선택하는 모드선택부와, 매 클럭마다 값이 갱신되며 그 값을 출력하는 소정 비트 크기의 임시저장부와, 상기 모드선택부에 의해 선택된 모드의 비트 크기의 입력 데이터와 상기 임시저장부의 출력을 입력받아 나머지를 계산하고 상기 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와, 추가로 오류가 없을 때의 예상된 신드롬 값과 수신 데이터에 대한 소정 비트 크기의 CRC 계산 값을 비교하는 신드롬 비교부와 상기 수신 데이터에서 CRC 필드를 제거한 원래의 정보 데이터와 이 데이터에 대한 오류정보를 가져가기 위한 타이밍 조절에 사용되는 버퍼부 및 각 블록에서 필요한 신호들을 생성하는 제어부로 선택적 병렬 CRC 처리 디코더가 구성되는 데에 있다.Another feature of the present invention for achieving the above object is a mode selection unit for selecting which bit size mode to operate within a predetermined bit size, and a predetermined bit size for outputting the value by updating the value every clock. A temporary storage unit for receiving the input data of the bit size of the mode selected by the mode selection unit and an output of the temporary storage unit, calculating a remainder, and updating the stored value of the temporary storage unit every clock; In addition, a syndrome comparator for comparing the estimated syndrome value when there is no error and the CRC calculation value of a predetermined bit size for the received data, and original information data from which the CRC field is removed from the received data, and error information about the data Optional parallel to the controller used to adjust the timing to take and the controller to generate the necessary signals in each block The CRC processing decoder is configured.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 병렬처리 모드가 8비트 모드이면 모드선택부의 도움을 받아 외부 입력 데이터의 하위 8비트와 레지스터부의 출력 데이터의 하위 8비트를 나머지 계산하는 단계와, 나머지계산의 결과로 나온 8비트 데이터를 상기 레지스터부의 입력 데이터의 하위 비트로 만들며 전에 입력받은 상기 레지스터부의 상기 출력 데이터의 상위 24비트를 상기 레지스터부의 상기 입력 데이터의 .상위 24비트로 만들어 상기 레지스터부의 상기 입력 데이터를 구성하는 단계와, 병렬처리 모드가 16비트 모드이면 상기 모드 선택부의 도움을 받아 상기 외부 입력 데이터이 하위 16비트와 상기 레저스터부의 상기 출력 데이터의 하위 16비트를 나머지 계산하는 단계와, 나머지 계산의 결과로 나온 16비트 데이터를 상기 레지스터부의 입력 데이터의 하위 16비트로 만들며 전에 입력받은 상기 레지스터부의 상기 출력 데이터의 상위 16비트를 레지스터부의 입력 데이터의 상위 16비트로 만들어 .상기 레지스터부의 상기 입력 데이터를 구성하는 단계와, 병렬처리 모드가 32비트 모드이면 .상기 모드 선택부의 도움을 받아 상기 32비트 외부 입력 데이터와 레지스터부의 32비트 출력 데이터를 나머지 계산하는 단계와, 나머지 계산의 결과로 나온 32비트 데이터를 레지스터 부의 입력 데이터로 만드는 단계 및 상기 구성단계에서 구성한 상기 레지스터부의 상기 입력 데이터를 상기 레지스터부에 입력하는 단계로 나머지 계산부의 선택적 병렬 CRC-32 처리방법이 이루어지는 데에 있다.Another feature of the present invention for achieving the above object is to calculate the remaining 8 bits of the external input data and the lower 8 bits of the output data of the register unit with the help of the mode selection unit if the parallel processing mode is 8-bit mode; The 8-bit data resulting from the remaining calculation is made into the lower bits of the input data of the register section, and the upper 24 bits of the output data of the register section, which have been previously input, are made into the upper 24 bits of the input data of the register section. Configuring the data, and if the parallel processing mode is a 16-bit mode, calculating the remaining 16 bits of the external input data and the lower 16 bits of the output data of the leisurester part with the help of the mode selection unit; 16-bit data resulting from the register section Making the lower 16 bits of the input data and the upper 16 bits of the output data of the register section received previously as the upper 16 bits of the input data of the register section to configure the input data of the register section, and the parallel processing mode is a 32-bit mode. And calculating the remaining 32-bit external input data and the 32-bit output data of the register unit with the help of the mode selection unit, making the 32-bit data resulting from the remaining calculation into the input unit of the register unit, and the configuration step. In the step of inputting the input data of the register unit configured in the register unit to the selective parallel CRC-32 processing method of the remaining calculation unit is achieved.
상기 목적을 달성하기 위한 본 발명의 또 다른 특징은 병렬처리 모드에 따라 모드 선택부의 도움을 받아 외부 입력 데이터의 하위 소정 비트만큼의 데이터의 일부분과 레지스터부의 출력 데이터의 하위 소정 비트 만큼의 데이터의 일부분을 나머지 계산하는 단계와, 나머지 계산의 결과로 나온 소정 비트 크기의 데이터를 상기 레지스터부의 입력 데이터의 하위 소정 비트만큼의 데이터로 만들며 전에 입력받은 상기 레지스터부의 상기 출력 데이터의 상위 나머지 테이터의 일부분을 상기 레지스터부의 상기 입력 데이터의 상위 나머지 데이터의 일부분으로 만들어 상기 레지스터부의 상기 입력 데이터를 구성하는 단계 및 상기 구성단계에서 구성한 상기 레지스터부의 상기 입력 데이터를 상기 레지스터부에 입력하는 단계로 나머지 계산부의 선택적 병렬 CRC 처리방법이 이루어지는 데에 있다.Another feature of the present invention for achieving the above object is a portion of the data by the lower predetermined bit of the external input data and the portion of the data by the lower predetermined bit of the output data of the register unit with the help of the mode selection unit according to the parallel processing mode. Calculating a remainder, and converting the data of a predetermined bit size resulting from the remaining calculation into data corresponding to the lower predetermined bits of the input data of the register part, and storing a part of the upper remaining data of the output data of the register part received before. Constructing the input data of the register unit by making a part of upper remaining data of the input data of the register unit and inputting the input data of the register unit configured in the configuration step to the register unit; Column lies in comprising the CRC method.
본 발명은 이러한 소프트웨어로 처리하는 단점의 제거는 물른 하드웨어 구현시고속처리의 효과를 높이기 위하여 최대 32-비트 단위의 병렬처리를 제공할 수 있으며,이 32-비트 단위의 병렬 처리 장치를 응용하여 적온 추가 로직으로 모드 선택에 따라 32-비트.16-비트,8-비트 단위의 병렬처리를 모두 제공한다.The present invention can provide a parallel processing of up to 32-bit unit in order to increase the effect of the hardware implementation high-speed processing, as well as eliminating the disadvantages of processing by such software, the application of this 32-bit unit of parallel processing Additional logic provides both 32-bit, 16-bit and 8-bit parallelism depending on the mode selection.
도 1은 AAL Type 5를 위한 CPCS-PDU 포맷을 나타낸 도면,1 illustrates a CPCS-PDU format for AAL Type 5;
도 2는 CRC-32 계산을 위한 divided by g(x)회로의 행렬표현을 나타낸 도면,2 is a matrix representation of a divided by g (x) circuit for CRC-32 calculation;
도 3a~3b는 CRC-32 병렬처리 방법의 전개과정을 나타낸 도면,3a to 3b is a view showing the development of the CRC-32 parallel processing method,
도 4a는 32-비트 단위의 병렬 CRC-32 인코더를 도시한 도면,4A illustrates a parallel CRC-32 encoder in 32-bit units;
도 4b는 32-비트 단위의 병렬 CTC-32 디코더를 도시한 도면,4B illustrates a parallel CTC-32 decoder in 32-bit units;
도 5a∼5c는 행렬 A의 Power를 도시한 도면,5a to 5c show the power of the matrix A,
도 6은 병렬처리 모드에 따른 나머지 계산부와 레지스터 입력 값을 도시한 도면,6 is a diagram illustrating a remaining calculator and a register input value according to a parallel processing mode;
도 7a는 모드선택에 따라 8-비트,16-비트,32-비트 단위토 병렬처리하기 위한 CRC-32 인코더를 도시한 도면.FIG. 7A illustrates a CRC-32 encoder for parallel processing of 8-bit, 16-bit, and 32-bit units according to mode selection. FIG.
도 7b는 모드선택에 따라 8-비트,16-비트,32-비트 단의로 병렬처리하기 위한 CRC-32 디코더를 도시한 도면.FIG. 7B shows a CRC-32 decoder for parallel processing in 8-bit, 16-bit, and 32-bit stages according to mode selection; FIG.
본 발명은 AAL Type 5 서비스 제공시 채널오류를 검출하기 위하여 CPCS(Common Part Convergency Sublayer)에서 사용되는 CBC-32를 병렬처리하기 위한 하드웨어로 구성된다. CRC-32의 계산은 ITU-T에서 권고한바와 같이 CPCS-PDU(CPCS Ptotocol Data Unit) 페일로드(payload), PAD필드(field), CPCS-PDU 트레일러(trailer)의 처음 4옥텟을 포함한 CPCS-RDU 전제에 대하여 수행된다. AAL Type 5에서 CPCS-PDU의 형태 및 길이의 범위는 도 1에 나타난 바와 같다. 이것을 근거로 하여 CRC-32 계산이 행해지는 정보 데이터의 길이(=k)는 최소 44(CPCS-PDU payload:1+PAD:39 +trailer:4) 바이트에서 65564(CPCS-PDU payload:65535+PAD:24 +triler:4) 바이트가 되고 이 정보 데이터(d(x))를 다항식으로 나타내면 다음의 수학식 l과 같다.The present invention is composed of hardware for parallel processing of CBC-32 used in Common Part Convergency Sublayer (CPCS) to detect channel error when providing AAL Type 5 service. CRC-32 calculations are based on the CPCS-PDU including the first four octets of the CPCS Ptotocol Data Unit (CPCS-PDU) payload, PAD field, and CPCS-PDU trailer, as recommended by ITU-T. It is performed on the RDU premises. The range of shape and length of CPCS-PDU in AAL Type 5 is shown in FIG. 1. Based on this, the length (= k) of the information data for which the CRC-32 calculation is performed is 65564 (CPCS-PDU payload: 65535 + PAD) at least 44 (CPCS-PDU payload: 1 + PAD: 39 + trailer: 4) bytes. : 24 + triler: 4) bytes, and this information data (d (x)) is expressed as a polynomial, as shown in Equation 1 below.
ITU-T에서 권고한 CRC-32 생성 다항식은 다음의 수학식 2와 같다.The CRC-32 generation polynomial recommended by ITU-T is shown in Equation 2 below.
CRC-32 생성 다항식 g(x)로 나눈 나머지를 Rg(x)[ ]로 표기하면 CRC-32계산이 된 CRC 필드는 수학식 3과 같이 표현된다.When the remainder divided by the CRC-32 generation polynomial g (x) is expressed as Rg (x) [], the CRC field in which the CRC-32 is calculated is expressed as in Equation (3).
CRC-32 계산이 끝나고 CRC 필드가 삽입된 CPCS-PDU는 정보이론에서 코드워드(Codeword)라고 인식되며 이를 다항식으로 표현하면 수학식 4와 같다.The CPCS-PDU with the CRC field inserted after the CRC-32 calculation is recognized as a codeword in the information theory.
수신부에서 수신 데이터를 v(x)로 표기하고, 수신데이터에 대하여 행해진 CRC-32의 값을 s(x)로 표기하고 이것을 신드롬이라 하면, 신드롬 s(x)는 수학식 5와 같다. 여기서, e(x)는 전송도중 수신 데이터에 발생한 오류를 수학식 5으로 표현한 것이다.In the receiver, when the received data is denoted by v (x) and the value of CRC-32 performed on the received data is denoted by s (x), and this is a syndrome, the syndrome s (x) is expressed by Equation (5). Here, e (x) represents an error occurring in the received data during transmission as shown in Equation (5).
만약 오류가 없다면 ITU-T에서 권고한 대로 수학식 6과 같은 값이 나온다.If there is no error, the value shown in Equation 6 is obtained as recommended by the ITU-T.
이러한 원리를 근거로 하여, CRC-32 송신부와 수신부는 divided-by-g(x)회로로 구현될 수 있다. 전형적인 구현방법으로서 32-비트의 CRC 값을 저장하기 위한 레지스터는 처음에 모두 1로 초기화된 후 diviede-by-g(x)회로에 의하여 비트 단위의 데이터를 입력으로 하여 레지스터의 값을 갱신하면서 CRC 값을 계산하도록 구현한다. divided-by-g(x)회로에서 CRC 값을 일시적으로 저장하는 현재의 레지스터의 값은 현재의 입력 데이터 비트와 이전의 레지스터의 값을 통하여 계산할 수 있다. 즉 (n+1)번째의 레지스터의 값은 (n+1)번째 입력 데이터와 (n)번째 레지스터의 값에 의하여 결정된다. 32-비트 단위의 병렬처리를 살펴보자. divided-by-g(x)회로에서 (n+1)번째의 레지스터를 M(n+1),(n)번째 레지스터를 M(n), (n+1)번째 입력 데이터를 d31-n이라 할 때,(n-1)번째의 레지스터 값을 구하는 것을 행렬로 표현하면 도 2와 같다. 도 2의 +는 하드웨어 구성시 exclusive-OR(XOR)에 해당된다. 32번째 레지스터의 값(M(32))은 이전의 레지스터의 값(M(31))과 32번째의 입력 데이터(d0)에 의하여 결정된다. 또한 3l번째 레지스터의 값(M(31))은 이전의 레지스터의 값(M(30))과 31번째의 입력 데이터(d0)에 의하여 결정되므로 이것을 반복하여 대입하면 결국 모든 레지스터의 값은 M(0)와 32 비트의 입력 데이터로 표현된다.Based on this principle, the CRC-32 transmitter and receiver can be implemented with divided-by-g (x) circuits. As a typical implementation, registers for storing 32-bit CRC values are initially initialized to 1, and then the CRC is updated by dividing-by-g (x) circuits with bit data as inputs. Implement to calculate a value. In a divided-by-g (x) circuit, the value of the current register, which temporarily stores the CRC value, can be calculated from the current input data bits and the value of the previous register. That is, the value of the (n + 1) th register is determined by the values of the (n + 1) th input data and the (n) th register. Let's look at 32-bit parallelism. In the divided-by-g (x) circuit, the (n + 1) th register is M (n + 1), the (n) th register is the M (n), and the (n + 1) th input data is d 31-n In this case, a matrix for obtaining the (n-1) th register value is shown in FIG. 2. + Of FIG. 2 corresponds to exclusive-OR (XOR) in hardware configuration. The value of the 32nd register (M (32)) is determined by the value of the previous register (M (31)) and the 32nd input data (d0). Also, the value of the 3rd register (M (31)) is determined by the value of the previous register (M (30)) and the 31st input data (d0). 0) and 32 bits of input data.
현재의 레지스터의 값을 32 비트 이전의 레지스터 값과 32 비트의 입력 데이터로 표현되는 과정이 도 3a∼3b에 나타나 있다. 도 3a∼3b의 +도 역시 하드웨어 구성시 XOR에 해당된다. 도 3a∼3b의 식을 이용하여 32 비트 단위로 입력 데이터를 받아들여 매 클럭마다 레지스터의 값을 갱신하면서 CRC 필드를 계산한다. 입력 데이터 d(x)의 길이가 항상 32 비트의 정수배이므로 최대 32 비트 단위로 병렬처리 하는 것이 효과적이라 생각된다. 이것은 ITU-T에서 권고한 바와 같이 CPCS-PDU의 길이가 48 바이트의 정수배이기 때문이다.The process of expressing the value of the current register as a 32-bit register value and 32-bit input data is shown in Figs. 3A to 3B. 3A to 3B also correspond to XOR in hardware configuration. The CRC field is calculated while accepting input data in units of 32 bits using the equations of FIGS. 3A to 3B and updating the register value every clock. Since the length of the input data d (x) is always an integer multiple of 32 bits, parallel processing in units of up to 32 bits is considered effective. This is because, as recommended by the ITU-T, the length of a CPCS-PDU is an integer multiple of 48 bytes.
32 비트 단의의 병렬 CRC-32 인코더와 디코더의 블록도는 도 4a-4b와 같다. 도 4a~4b의 (1)은 나머지 계산부로서 도 3a∼3b의 식을 바탕으로 한XOR logic으로 이루어져 있으며 32 비트의 입력 데이터(DI[31:0])와 32 비트의 레지스터의 출력(Ro[31:0])을 입력으로 하여 계산한다.(2)의 레지스터의 값은 매 클럭마다 갱신된다.(3)의 다중화기는 입력 데이터와 계산된CRC-32 값을 다중화 한다.(4)의 제어부에서는 각 블록에서 필요한 신호들을 생성한다. CRC-32 디코더도 인코더와 같은 (1)의 나머지 계산부, (2)의 레지스터부가 필요하며 단지 추가로 오류가 없을 때의 예상된 신드롬 값과 수신데이터에 대한 CRC-32 계산 값을 비교하는 (6)의 신드롬 비교부와 (5)의 버퍼부가 필요하다. 이 버퍼부는 수신데이터에서 CRC-32 필드를 제거한 원래의 정보 데이터와 이 데이터에 대한 오류정보를 가져가기 위한 타이밍조절에 사용된다.A block diagram of a parallel 32-bit CRC-32 encoder and decoder is shown in Figs. 4A-4B. 4A to 4B (1) are XOR logics based on the equations of FIGS. 3A to 3B as the remaining calculation unit, and 32-bit input data DI [31: 0] and 32-bit register output Ro [31: 0]) is calculated as input. (2) The register value is updated every clock. (3) The multiplexer multiplexes the input data and the calculated CRC-32 value. The controller generates signals necessary for each block. The CRC-32 decoder also requires the remainder of the computation part (1), the register part of (2), which is the same as the encoder, and only compares the CRC-32 calculation value for the received data with the expected syndrome value when there is no additional error ( The syndrome comparison section 6) and the buffer section (5) are required. This buffer section is used for timing adjustment to take original information data from which the CRC-32 field is removed from the received data and error information about the data.
지금까지 32-비트 단위의 병렬 CRC-32 인코더와 디코더에 대하여 설명하였다. 앞에서 설명한 바와 같이 도 2의 식을 기본으로 도 3a∼3b의 식을 전개함으로써 32비트 후의 레지스터의 값을 계산하였다. 도 3a∼3b에는 8-비트 후의 레지스터의 값과 16-비트 후의 레지스터의 값도 나타나 있다. 이 레지스터의 계산 값 즉, M(8), M(16), M(32)를 비교하면 재미있는 특징을 발견할 수 있다. 이것을 이용하여 도 4a∼4b에 약간의 추가로직을 가하여 모드 선택에 따라 32-비트,l6-비트,8-비트 단위의 병렬처리를 할 수 있는 병렬 CRC-32처리장치를 만들 수 있다.The 32-bit parallel CRC-32 encoder and decoder have been described so far. As described above, the value of the register after 32 bits was calculated by expanding the equations of FIGS. 3A to 3B based on the equation of FIG. 2. 3A to 3B also show values of registers 8-bits later and registers 16-bits later. Comparing the calculated values of these registers, M (8), M (16), and M (32), an interesting feature can be found. By using this, some additional logic can be added to Figs. 4A to 4B to make a parallel CRC-32 processing apparatus capable of performing parallel processing in units of 32-bit, 16-bit, and 8-bit depending on the mode selection.
먼저 도 3a의 행렬 [An-1B An-2B An-3B··A3BA2B AB B] (32 × n) 행렬 C(n)이라 명하고, [dn-1dn-2dn-3... d3d2d1d0]-T행렬을 (32 × n) 행렬D(n)이라 명하면 M(8). M(16), M(32)는 도 3b와 같이 표현될 수 있다. 도3a에서 살펴보면; C(32)의 17열에서 32열까지가 C(16)과 똑같고, 25열에서 32열까지가 C(8)과 같음을 알 수 있다. 또한 도 5a∼5c에 전개되어있는 A32, A16, A8을 살펴보면, A32의 17열에서 32열이 A16의 1열에서 16열까지 같고,A32의 25열에서 32열이 A8의 1열에서 8열까지 같음을 알 수 있다. 이것은 도 4a∼4b의 32-비트 단위의 병렬 CRC-32 처리블록을 그대로 이용하며, 16-비트 워드나 8-비트 바이트 단위의 병렬처리 시에는 적절하게 나머지 계산부(4-1)에 입력되는 값(Yi)과 레지스터부(4-2)에 입력되는 값(Ri)을 조정하면 된다. 즉, 도 4a∼4b에서 (4-1)의 나머지 계산부와 (4-2)의 레지스터부 사이에, 병렬처리모드에 따라서 도 6과 같은 처리를 하는 간단한 추가로직이 필요하다. 도 6은 매 클럭마다 병렬처리모드에 따라서 나머지 계산부(4-1)에 입력되는 값(Yi)과 레지스터부(4-2)에 입력되는 값(Ri)이 할당되는 관계를 나타낸다. S1에서는 나머지 계산부(7-])가 클럭이 1이 될 때까지 기다린다. 병렬처리 모드가 8비트 모드이면(S2), S4에서는 모드 선택부의 도움을 받아 입력 데이터의 하위 8비트와 레지스터부의 출력 데이터의 하위 8비트를 나머지 계산하여 나머지 계산의 결과로 나온 8비트 데이터를 레지스터부의 입력 데이터의 하위 8비트로 만들고 전에 입력받은 레지스터부의 출력 데이터의 상위 24비트를 레지스터부의 입력 데이터의 상위 24비트로 만들어 레지스터부의 입력 데이터를 구성한다. 또한, 병렬처리 모드가 16비트모드이면(S3), S5에서는 모드 선택부의 도움을 받아 입력 데이터의 하위 16비트와 레지스터부의 출력 데이터의 하위 16비트를 나머지 계산하여 나머지 계산의 결과로 나온 16비트 데이터를 레지스터부의 입력 데이터의 하위 16비트로 만들고 전에 입력받은 레지스터부의 출력 데이터의 상위 16비트를 레지스터부의 입력 데이터의 상위 16비트로 만들어 레지스터부의 입력 데이터를 구성한다. 또한, 병렬처리 모드가 32비트 모드이면(S3), S6에서는 모드 선택부의 도움을 받아 32비트 입력 데이터와 레지스터부의 32비트 출력 데이터를 나머지 계산하여 나머지 계산의 결과로 나온 32비트 데이터를 레지스터부의 입력 데이터로 만든다. S4∼S6에서 구성한 상기 레지스터부의 상기 입력 데이터를 상기 레지스터부에 입력한다.First, the matrix [A n-1 BA n-2 BA n-3 B · A 3 BA 2 B AB B] (32 × n) matrix C (n) of FIG. 3A is referred to as [d n-1 d n. -2 d n-3 ... d 3 d 2 d 1 d 0 ] -T If the matrix is named (32 × n) matrix D (n), then M (8). M (16), M (32) may be represented as shown in Figure 3b. Looking at Figure 3a; It can be seen that columns 17 through 32 of C (32) are the same as C (16), and columns 25 through 32 are the same as C (8). In addition, FIG. 32 A, being stored in the 5a~5c A 16, A look at the 8, 17 in the same column of 32 A 32 column in column A of 16 to 16 columns and 32 columns in the column 25 of the 32-yi A A You can see that columns 1 through 8 are the same. This uses the 32-bit parallel CRC-32 processing block of Figs. 4A to 4B as it is, and in the case of parallel processing of 16-bit word or 8-bit byte unit, it is appropriately input to the remaining calculation unit 4-1. What is necessary is just to adjust the value Yi and the value Ri input into the register part 4-2. That is, in Figs. 4A to 4B, a simple additional logic is required to perform the processing as shown in Fig. 6 in accordance with the parallel processing mode between the remaining calculation unit of (4-1) and the register unit of (4-2). Fig. 6 shows a relationship in which the value Yi input to the remaining calculation section 4-1 and the value Ri input to the register section 4-2 are assigned to each clock in parallel processing mode. In S1, the remaining calculation unit 7-] waits until the clock becomes one. If the parallel processing mode is 8-bit mode (S2), S4 registers the lower 8 bits of the input data and the lower 8 bits of the output data of the register unit with the help of the mode selector to register the 8-bit data resulting from the remaining calculations. The lower 8 bits of the negative input data are made, and the upper 24 bits of the output data of the register unit received before are made into the upper 24 bits of the input data of the register unit. If the parallel processing mode is a 16-bit mode (S3), in S5, with the help of the mode selector, the lower 16 bits of the input data and the lower 16 bits of the output data of the register are calculated and the remaining 16-bit data is the result of the remaining calculation. Make the lower 16 bits of the input data of the register part and make the upper 16 bits of the output data of the register part received previously to the upper 16 bits of the input data of the register part to form the input data of the register part. If the parallel processing mode is the 32-bit mode (S3), S6 calculates the remaining 32-bit input data and the 32-bit output data of the register unit with the help of the mode selector, and inputs the 32-bit data resulting from the remaining calculations. Make it into data The input data of the register section configured in S4 to S6 is input to the register section.
도 7a∼7b는 이러한 특성을 바탕으로 하여 모드선택이 가능한 병렬 CRC-32 인코더와 디코더의 블록도를 나타낸다. 도 7a∼7b의 모드 선택부(7-2)는 도 6의 내용을 처리하는 블륵이다. 도 7a∼7b은 32-비트 단위로 처리하는 도 4a-4b에 모드선택부(7-2)를 추가 함으로써 간단하게 8-비트/16비트/32-비트단위의 병렬처리를 모두 제공할 수 있는 장치를 도식화한 것이다.7A to 7B show a block diagram of a parallel CRC-32 encoder and decoder capable of mode selection based on these characteristics. The mode selector 7-2 in Figs. 7A to 7B is a block for processing the contents in Fig. 6. 7A to 7B show the parallel processing of 8-bit / 16-bit / 32-bit units simply by adding the mode selector 7-2 to Figs. 4A-4B to process 32-bit units. It is a schematic of the device.
상술한 바와 같은 본 발명은 이러한 소프트웨어로 처리하는 단점의 제거는 물론 하드웨어 구현시 고속처리의 효과를 높이기 위하여 최대 32-비트 단위의 병렬처리를 제공하는 효과가 있다. 또한 32-비트 단위의 병렬처리 장치를 응용하여 적은 추가 로직으로 모드선택에 따라 32-비트,16-비트,8-비트 단위의 병렬처리를 모두 제공하는 효과가 있다.As described above, the present invention has the effect of providing parallel processing in units of up to 32-bits in order to eliminate the disadvantage of processing by software and to increase the effect of high-speed processing in hardware implementation. In addition, by applying a 32-bit parallel processing unit, there is an effect of providing 32-bit, 16-bit, and 8-bit parallel processing depending on the mode selection with little additional logic.
Claims (17)
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960068932A KR19980050154A (en) | 1996-12-20 | 1996-12-20 | Selective Force CRC-32 Processing Encoder and Decoder and Parallel Processing Method |
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| KR1019960068932A KR19980050154A (en) | 1996-12-20 | 1996-12-20 | Selective Force CRC-32 Processing Encoder and Decoder and Parallel Processing Method |
Publications (1)
| Publication Number | Publication Date |
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| KR19980050154A true KR19980050154A (en) | 1998-09-15 |
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ID=66444076
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019960068932A KR19980050154A (en) | 1996-12-20 | 1996-12-20 | Selective Force CRC-32 Processing Encoder and Decoder and Parallel Processing Method |
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|---|---|
| KR (1) | KR19980050154A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505566B1 (en) * | 1997-07-29 | 2005-11-08 | 삼성전자주식회사 | Parallel Circulation Check Method for Subcode Q Data |
| KR100745863B1 (en) * | 2000-04-14 | 2007-08-02 | 마츠시타 덴끼 산교 가부시키가이샤 | Crc operation unit and crc operation method |
| KR100913467B1 (en) * | 2002-11-19 | 2009-08-25 | 엘지전자 주식회사 | System And Method For Generating Parallel Cyclic Redundancy Codes |
-
1996
- 1996-12-20 KR KR1019960068932A patent/KR19980050154A/en not_active Application Discontinuation
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| KR100913467B1 (en) * | 2002-11-19 | 2009-08-25 | 엘지전자 주식회사 | System And Method For Generating Parallel Cyclic Redundancy Codes |
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