KR19980047692A - Input buffer circuit - Google Patents
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Abstract
본 발명은 입력전압 레벨이 하이 레벨과 로우 레벨의 중간 레벨에 있을 때 발생되는 노이즈를 제거하여 안정된 입력이 내부회로로 전단될 수 있도록 하는데 적당한 입력 버퍼회로를 제공하기 위한 것이다.The present invention provides an input buffer circuit suitable for removing a noise generated when the input voltage level is at a middle level between a high level and a low level so that a stable input can be sheared into an internal circuit.
이를 위한 본 발명의 입력 버퍼회로는 이전의 출력신호의 레벨 및 외부 입력신호의 레벨에 따라 각각 3개의 레벨의 기준전압을 출력하는 제 1, 제 2, 제 3 기준전압 출력부와, 상기 제 1, 제 2, 제 3 기준전압 출력부 중 선택적으로 출력된 일기준전압 출력부의 신호와 외부 입력신호에 따라 상기 외부 입력신호의 출력상태를 조절하는 복수개의 트랜지스터들을 포함하여 구성되는 것을 특징으로 하는 입력 버퍼회로.To this end, the input buffer circuit of the present invention includes first, second, and third reference voltage output units for outputting three levels of reference voltages according to the level of the previous output signal and the level of the external input signal. And a plurality of transistors configured to adjust an output state of the external input signal according to a signal of the one reference voltage output unit selectively output among the second and third reference voltage output units and an external input signal. Buffer circuit.
Description
본 발명은 입력버퍼에 관한 것으로 특히, 입력전압 레벨이 하이 레벨과 로우 레벨의 중간 레벨에 있을 때 발생되는 노이즈를 제거하여 안정된 입력이 내부회로로 전단될 수 있도록 하는데 적당한 입력 버퍼회로에 관한 것이다.The present invention relates to an input buffer, and more particularly, to an input buffer circuit suitable for removing a noise generated when the input voltage level is at an intermediate level between a high level and a low level so that a stable input can be sheared into an internal circuit.
이하, 종래 입력 버퍼회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a conventional input buffer circuit will be described with reference to the accompanying drawings.
도 1 은 종래 입력 버퍼회로의 구성블록도이다.1 is a block diagram illustrating a conventional input buffer circuit.
도 1 에 도시한 바와 같이 종래 입력 버퍼회로는 각각의 입력신호(AIN0~AINi)와 칩 인에이블신호(Chip Enable)를 입력하여 논리연산하는 낸드게이트(11)와, 상기 낸드게이트(11)의 출력신호를 반전시키는 인버터(12)를 포함하여 구성된다.As shown in FIG. 1, the conventional input buffer circuit includes a NAND gate 11 for inputting and logic operation of each input signal A IN 0 to A IN i and a chip enable signal, and the NAND gate. And an inverter 12 for inverting the output signal of (11).
여기서 참조부호 13은 상기 인버터(12)의 출력신호 중 로우(Row)계 신호를 각각 입력하여 디코딩하는 로우계 디코더부(13)이고 참조부호 14는 상기 인버터(12)의 출력신호를 받아 ATD(Address Transition Detection)신호를 출력하는 ATD발생부(14)이다.Here, reference numeral 13 denotes a row-based decoder 13 for inputting and decoding each of the low-based signals among the output signals of the inverter 12, and reference numeral 14 receives an output signal of the inverter 12 and receives an ATD ( The ATD generator 14 outputs an address transition detection) signal.
상기와 같이 구성된 종래 입력 버퍼회로의 동작을 설명하면 다음과 같다.The operation of the conventional input buffer circuit constructed as described above is as follows.
도 1 에 도시한 바와 같이 칩 인에이블신호가 로우(Low)상태이면 상기 버퍼부의 출력신호(ABO)는 항상 로우상태를 유지한다.As shown in FIG. 1, when the chip enable signal is in a low state, the output signal ABO of the buffer unit is always maintained in a low state.
이후 상기 칩 인에이블신호가 하이상태가 되면 상기 인버터(12)의 출력신호는 입력신호의 상태에 따라 그 값이 하이 또는 로우상태가 된다.After that, when the chip enable signal becomes high, the output signal of the inverter 12 becomes high or low depending on the state of the input signal.
이에 대한 타이밍도를 도 2 에 도시하였다.A timing diagram for this is shown in FIG. 2.
도 2 에 도시한 바와 같이 입력신호가 로우상태이고 칩 인에이블신호가 로우상태이면 상기 인버터(12)의 출력은 로우상태를 유지한다.As shown in FIG. 2, when the input signal is low and the chip enable signal is low, the output of the inverter 12 remains low.
이후 상기 입력신호가 하이신호이고 동시에 칩 인에이블신호가 하이신호가 되면 상기 인버터(12)의 출력은 하이상태가 된다.After that, when the input signal is a high signal and the chip enable signal is a high signal, the output of the inverter 12 becomes a high state.
이때 상기 인버터(12)의 출력신호는 각각 로우계 디코더(13)로 입력되고 이로 인해 메인셀의 워드라인과 비트라인을 선택하여 단위 셀에 대한 데이타를 리드(Read)하게 된다.At this time, the output signal of the inverter 12 is input to the row-based decoder 13, thereby selecting the word line and the bit line of the main cell to read the data for the unit cell.
여기서 상기 인버터(12)의 출력신호는 상기 ATD발생부(14)로 입력되어 상기 ATD발생부(14)에서 ATD신호가 발생됨과 동시에 상기 로우계 디코더(13)는 해당 워드라인을 선택한다.Here, the output signal of the inverter 12 is input to the ATD generator 14 to generate an ATD signal from the ATD generator 14 and at the same time the row system decoder 13 selects a corresponding word line.
상기 ATD신호는 비트라인 및 센스앰프(도면에 도시되지 않음)의 프리차지(Precharge) 및 이퀄라이즈(Equalige)신호로 사용된다.The ATD signal is used as a precharge and equalize signal of a bit line and a sense amplifier (not shown).
그러나 이와 같은 종래 입력 버퍼회로는 다음과 같은 문제점이 있었다.However, such a conventional input buffer circuit has the following problems.
즉, 하이 또는 로우신호와 같은 정상적인 신호에 의해서는 셀의 리드동작이 정상적으로 이루어지지만 입력신호가 하이신호와 로우신호의 중간신호가 되므로 인해 노이즈가 발생되어 상기 버퍼부의 출력값은 낸드게이트의 로직 스레스홀드값에 따라 변화하게 된다.That is, the read operation of the cell is normally performed by a normal signal such as a high or low signal, but since an input signal becomes an intermediate signal between a high signal and a low signal, noise is generated, and the output value of the buffer part is a logic threshold of the NAND gate. It changes according to the hold value.
이와 같이 인버터의 출력값이 변화하게 되면 ATD신호 또한 불안정하게 된다.In this way, when the output value of the inverter changes, the ATD signal also becomes unstable.
상기 ATD신호가 불안정하므로 선택된 워드라인을 센싱하는 센싱앰프가 오동작하게 되어 잘못된 데이타를 출력하게 된다.Since the ATD signal is unstable, the sensing amplifier sensing the selected word line malfunctions to output incorrect data.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 외부 입력신호가 중간신호가 됨에 따라 발생하는 노이즈를 제거하여 정확한 데이타를 센싱할 수 있도록 한 입력 버퍼회로를 제공하는데 그 목적이 있다.An object of the present invention is to provide an input buffer circuit capable of sensing accurate data by removing noise generated when an external input signal becomes an intermediate signal.
도 1 은 종래 입력 버퍼회로의 구성블록도1 is a block diagram of a conventional input buffer circuit
도 2 는 종래 입력 버퍼회로의 동작타이밍도2 is an operation timing diagram of a conventional input buffer circuit.
도 3 은 본 발명의 입력 버퍼회로의 구성블록도3 is a block diagram of an input buffer circuit of the present invention;
도 4 는 본 발명의 입력 버퍼회로의 동작타이밍도4 is an operation timing diagram of an input buffer circuit of the present invention.
도 5 는 본 발명에 따른 입력레벨 제어신호발생부의 구성블록도5 is a block diagram of an input level control signal generator according to the present invention;
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
33 : 제 1 기준신호 발생부34 : 제 2 기준신호 발생부33: first reference signal generator 34: second reference signal generator
35 : 제 3 기준신호 발생부50 : 로우계 디코더35: third reference signal generator 50: low-based decoder
51 : ATD신호 발생부51: ATD signal generator
상기의 목적을 달성하기 위한 본 발명의 입력 버퍼회로는 칩 인에이블신호 및 이전의 버퍼출력신호에 의해 결정되는 3개의 레벨을 갖는 레벨제어신호에 따라 해당 기준전압을 발생하는 제 1, 제 2, 제 3 기준전압 출력부와, 상기 칩 인에이블신호를 게이트입력으로 하고 드레인이 전원전압 단자에 연결된 제 1 트랜지스터와, 외부 입력신호를 게이트 입력으로 하고 드레인이 상기 제 1 트랜지스터의 소오스에 분기접속되는 제 2 트랜지스터와, 상기 제 1, 제 2, 제 3 기준전압 출력부 중 일기준전압 출력부에서 출력하는 기준전압을 게이트입력으로 하고 드레인은 상기 제 1 트랜지스터의 소오스와 연결되는 제 3 트랜지스터와, 상기 제 3 트랜지스터의 소오스에 드레인과 게이트가 공통접속되고 소오스는 접지단에 연결되는 제 4 트랜지스터와, 상기 제 2 트랜지스터의 소오스에 드레인이 연결되고 게이트가 상기 제 4 트랜지스터의 게이트에 공통접속되는 제 5 트랜지스터와, 상기 칩 인에이블신호를 게이트입력으로 하고 상기 제 2 트랜지스터의 소오스에 드레인이 연결되는 제 6 트랜지스터와, 상기 제 2 트랜지스터의 소오스에 연결되어 상기 제 6 트랜지스터의 동작여부에 따른 출력신호를 반전시키는 인버터를 포함하여 구성된다.In order to achieve the above object, the input buffer circuit of the present invention generates first, second, and second reference voltages according to a level control signal having three levels determined by a chip enable signal and a previous buffer output signal. A third reference voltage output unit, a first transistor having the chip enable signal as a gate input and a drain connected to a power supply voltage terminal, an external input signal as a gate input, and a drain branched to a source of the first transistor A third transistor connected to a source of the first transistor, a reference voltage output from the one reference voltage output unit among the first, second, and third reference voltage output units, and a drain thereof connected to a source of the first transistor; A fourth transistor in which a drain and a gate are commonly connected to a source of the third transistor, and a source is connected to a ground terminal; A fifth transistor having a drain connected to the source of the master and having a gate commonly connected to the gate of the fourth transistor, a sixth transistor having the chip enable signal as a gate input and a drain connected to the source of the second transistor; And an inverter connected to the source of the second transistor to invert an output signal according to whether the sixth transistor is operated.
이하, 본 발명의 입력 버퍼회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, the input buffer circuit of the present invention will be described with reference to the accompanying drawings.
먼저, 본 발명의 입력 버퍼회로는 외부 입력신호가 하이와 로우레벨의 중간레벨의 신호가 입력되었을 경우, 이전의 출력상태를 유지하도록 입력버퍼를 구성하였다.First, in the input buffer circuit of the present invention, the input buffer is configured to maintain the previous output state when a signal having an intermediate level of high and low levels is input.
도 3 은 본 발명의 입력 버퍼회로의 구성블록도이다.3 is a block diagram of the input buffer circuit of the present invention.
도 3 에 도시한 바와 같이 칩 인에이블신호에 의해 동작상태가 결정되는 제 1 트랜지스터(31)와, 외부입력신호가 게이트에 인가되고 드레인이 상기 제 1 트랜지스터의 소오스에 연결되는 제 2 트랜지스터(32)와, 입력되는 레벨 제어신호에 따라 각각 고, 중, 저레벨의 신호를 출력하는 제 1, 제 2, 제 3 기준신호 출력부(33,34,35)와, 상기 제 1, 제 2, 제 3 기준신호 출력부(33,34,35)의 출력신호 중 선택된 출력신호가 게이트와 연결되고 드레인은 상기 제 1 트랜지스터(31)의 소오스와 연결된 제 3 트랜지스터(36)와, 상기 제 3 트랜지스터(36)의 소오스에 드레인과 게이트가 공통으로 연결되는 제 4 트랜지스터(37)와, 드레인이 상기 제 2 트랜지스터(32)의 소오스와 연결되고 게이트는 상기 제 4 트랜지스터(37)의 게이트에 공통접속되는 제 5 트랜지스터(38)와, 상기 칩 인에이블신호가 게이트에 인가되고 드레인은 상기 제 2 트랜지스터(32)의 소오스 및 제 5 트랜지스터(38)의 드레인에 공통접속되는 제 6 트랜지스터(39)와, 상기 제 6 트랜지스터(39)의 동작상태에 따라 출력되는 신호를 반전시키는 인버터(40)를 포함하여 구성된다.As shown in FIG. 3, a first transistor 31 in which an operation state is determined by a chip enable signal, and a second transistor 32 in which an external input signal is applied to a gate and a drain is connected to a source of the first transistor. And first, second, and third reference signal output units 33, 34, and 35 for outputting high, medium, and low level signals in accordance with the input level control signal. The third transistor 36 connected to the gate of the output signal selected from the output signals of the three reference signal output units 33, 34, and 35 is connected to the source of the first transistor 31, and the third transistor ( A fourth transistor 37 having a drain and a gate connected in common to a source of 36; a drain is connected to a source of the second transistor 32; and a gate is commonly connected to a gate of the fourth transistor 37. A fifth transistor 38 and the chip The signal is applied to the gate and the drain is connected to the source of the second transistor 32 and the drain of the fifth transistor 38 in accordance with the sixth transistor 39 and the operation state of the sixth transistor 39. It is configured to include an inverter 40 for inverting the output signal.
여기서 상기 버퍼회로는 입력신호에 상응하는 갯수만큼 구성된다.Here, the buffer circuit is configured by the number corresponding to the input signal.
그리고 참조부호 101은 상기 버퍼회로의 출력신호 중 로우(Row)계 신호를 각각 입력하여 디코딩하는 로우계 디코더부(50)이고 참조부호 102는 상기 버퍼부의 출력신호를 받아 ATD신호를 출력하는 ATD발생부(51)이다.Reference numeral 101 denotes a row-based decoder unit 50 which inputs and decodes a low-system signal among the output signals of the buffer circuit, and reference numeral 102 generates an ATD that receives an output signal of the buffer unit and outputs an ATD signal. Part 51.
그리고 상기 제 1 기준신호 출력부(33)는 입력되는 하이레벨의 제어신호를 반전시키는 인버터(33a)와, 상기 하이레벨의 제어신호에 따라 동작상태가 결정되는 트랜스퍼 게이트(33b)로 구성된다.The first reference signal output unit 33 includes an inverter 33a for inverting a high level control signal and a transfer gate 33b for which an operating state is determined according to the high level control signal.
마찬가지로 제 2 기준신호 출력부(34)는 입력되는 중간레벨의 제어신호를 반전시키는 인버터(34a)와, 상기 중간레벨의 제어신호에 따라 동작상태가 결정되는 트랜스퍼 게이트(34b)로 구성된다.Similarly, the second reference signal output unit 34 includes an inverter 34a for inverting the input control signal of the intermediate level, and a transfer gate 34b for which an operation state is determined according to the control signal of the intermediate level.
제 3 기준신호 출력부(35)는 입력되는 로우레벨의 제어신호를 반전하는 인버터(35a)와, 상기 로우레벨의 제어신호에 따라 동작상태가 결정되는 트랜스퍼 게이트(35b)로 구성된다.The third reference signal output unit 35 includes an inverter 35a for inverting a low level control signal and a transfer gate 35b for which an operation state is determined according to the low level control signal.
도 4 는 본 발명에 따른 입력 버퍼회로의 타이밍도이다.4 is a timing diagram of an input buffer circuit according to the present invention.
상기와 같이 구성된 본 발명의 입력 버퍼회로의 동작설명을 도 3 및 도 4 를 참조하여 설명하면 다음과 같다.The operation of the input buffer circuit of the present invention configured as described above will be described with reference to FIGS. 3 and 4 as follows.
먼저, 도 3 에 도시한 바와 같이 칩 인에이블신호(CEB)신호가 하이레벨의 신호이면 상기 제 1 트랜지스터(31)가 오프상태를 유지하므로 어떤 외부입력신호도 인가되지 않는다.First, as shown in FIG. 3, when the chip enable signal CEB signal is a high level signal, the first transistor 31 remains in an off state, and thus no external input signal is applied.
이때 상기 중간레벨의 제어신호(CIM)가 로우신호가 되고 결국 제 2 기준신호 발생부(34)를 인에이블시키게 되어 제 2 기준신호(Vref2)가 트랜스퍼 게이트(34b)를 통해 상기 제 3 트랜지스터(36)의 게이트에 인가된다.At this time, the control signal CIM of the intermediate level becomes a low signal and eventually enables the second reference signal generator 34 so that the second reference signal Vref2 passes through the transfer gate 34b. 36 is applied to the gate.
이 상태에서 외부입력신호(Ain0)가 인가되면 상기 인가되는 외부입력신호의 레벨에 따라 입력버퍼의 출력값은 하이 또는 로우레벨로 바뀌게 된다.In this state, when the external input signal Ain0 is applied, the output value of the input buffer is changed to high or low level according to the level of the external input signal.
즉, 인가되는 외부입력신호(Ain0)가 로우레벨이면 상기 입력버퍼의 출력신호(ABo0)는 로우상태의 출력값을 갖게 된다.That is, when the external input signal Ain0 applied is at a low level, the output signal ABo0 of the input buffer has a low output value.
여기서, 상기 외부입력신호가 하이레벨의 신호이면 입력버퍼로 입력되는 기준전압은 아래와 같이 결정된다.Here, if the external input signal is a high level signal, the reference voltage input to the input buffer is determined as follows.
즉, 상기 외부입력신호가 하이레벨의 신호이면 하이레벨의 제어신호(CIH)가 로우레벨이 되고 로우레벨의 제어신호(CIL)는 하이레벨이 된다.That is, when the external input signal is a high level signal, the high level control signal CIH becomes a low level and the low level control signal CIL becomes a high level.
따라서 가장 낮은 기준신호(Vref1)이 상기 트랜스퍼 게이트(33b)를 통해 상기 제 3 트랜지스터(36)의 게이트에 인가된다.Therefore, the lowest reference signal Vref1 is applied to the gate of the third transistor 36 through the transfer gate 33b.
이와 같이 상태에서 중간레벨의 값(즉, 노이즈에 의해 변화된 값)이 입력버퍼의 입력단(Ain)에 인가되면 입력버퍼의 기준전압이 가장 낮은 기준전압(Vref1)이므로 출력은 계속하여 하이상태를 유지하게 된다.In this state, if the intermediate level value (that is, the value changed by noise) is applied to the input terminal (Ain) of the input buffer, the output voltage is kept high because the reference voltage of the input buffer is the lowest reference voltage (Vref1). Done.
이후, 외부입력신호가 로우레벨의 신호로 바뀌게 되면 입력버퍼의 출력신호는 하이상태에서 로우상태로 바뀌게 된다.After that, when the external input signal is changed to a low level signal, the output signal of the input buffer is changed from a high state to a low state.
그리고 각각의 레벨제어신호 CIH는 하이신호로 CIM도 하이신호로 그리고 CIL은 로우신호로 바뀌게 된다.Each level control signal CIH changes to a high signal, a CIM to a high signal, and a CIL to a low signal.
따라서 상기 CIL이 로우신호이므로 제 3 기준전압(즉, 가장 높은 기준전압)이 상기 트랜스퍼 게이트(35b)를 통해 제 3 트랜지스터(36)의 게이트에 인가된다.Therefore, since the CIL is a low signal, a third reference voltage (ie, the highest reference voltage) is applied to the gate of the third transistor 36 through the transfer gate 35b.
상기 제 3 기준전압은 하이레벨의 신호이므로 상기 입력버퍼의 출력은 로우상태를 유지한다.Since the third reference voltage is a high level signal, the output of the input buffer is kept low.
도 4 는 이와 같은 동작을 타이밍적으로 나타낸 것이다.4 is a timing diagram illustrating such an operation.
즉, 외부입력이 도중에 중간레벨의 신호로 바뀌더라도 입력버퍼의 출력은 상기 중간레벨의 신호가 입력되기 이전의 출력상태를 유지하게 되는 것을 나타낸다.In other words, even if the external input is changed to the signal of the intermediate level on the way, the output of the input buffer indicates that the output state is maintained before the signal of the intermediate level is input.
한편 도 5 는 CIL, CIM, CIH 등의 입력레벨 제어신호 발생부의 상세구성도이다.5 is a detailed configuration diagram of an input level control signal generator such as CIL, CIM, CIH, and the like.
도 5 에 도시한 바와 같이 칩 인에이블신호를 일정시간 지연시키는 제 1 딜레이부(61)와, 이전의 입력버퍼의 출력신호를 일정시간 지연시키는 제 2 딜레이부(62)와, 상기 이전의 입력버퍼의 출력신호가 인버터에 의해 반전된 신호를 일정시간 지연시키는 제 3 딜레이부(63)와, 상기 제 1 딜레이부(61)의 출력신호를 반전시키는 제 1 인버터(64)와, 상기 제 1 딜레이부(61)의 출력신호와 상기 제 2 딜레이부(62)의 출력신호를 입력하여 논리연산하는 제 1 논리게이트(65)와, 상기 제 1 논리게이트(65)의 출력신호를 반전시키는 제 2 인버터(66)와, 상기 제 1 딜레이부(61)의 출력신호와 상기 제 3 딜레이부(63)의 출력신호를 입력하여 논리연산하는 제 2 논리게이트(67)와 상기 제 2 논리게이트(67)의 출력신호를 반전시키는 제 3 인버터(68)를 포함하여 구성된다.As shown in FIG. 5, the first delay unit 61 for delaying the chip enable signal for a predetermined time, the second delay unit 62 for delaying the output signal of the previous input buffer for a predetermined time, and the previous input. A third delay unit 63 for delaying a signal in which the output signal of the buffer is inverted by the inverter for a predetermined time, a first inverter 64 for inverting the output signal of the first delay unit 61, and the first A first logic gate 65 for inputting and logically operating the output signal of the delay unit 61 and the output signal of the second delay unit 62, and a second inverting output signal of the first logic gate 65; The second logic gate 67 and the second logic gate which input and logically operate the second inverter 66, the output signal of the first delay unit 61, and the output signal of the third delay unit 63. And a third inverter 68 for inverting the output signal of 67).
여기서 상기 제 1 인버터(64)의 출력신호를 CIM신호로 하고 상기 제 2 인버터(66)의 출력신호를 CIL신호로 하며 상기 제 3 인버터(67)의 출력신호를 CIH신호로 한다.The output signal of the first inverter 64 is referred to as a CIM signal, the output signal of the second inverter 66 is referred to as a CIL signal, and the output signal of the third inverter 67 is referred to as a CIH signal.
이와 같은 본 발명에 따른 입력레벨 제어신호 발생부는 이전의 입력버퍼의 출력상태 및 칩 인에이블신호에 따라 고, 중, 저상태의 기준전압이 결정된다.The input level control signal generator according to the present invention determines the high, medium, and low reference voltages according to the output state of the previous input buffer and the chip enable signal.
즉, 입력버퍼의 기준전압은 칩이 디스에이블 조건에서는 외부 입력전압과 하이 및 로우 그리고 중간값을 갖는다.In other words, the reference voltage of the input buffer has a high, low, and intermediate value with the external input voltage when the chip is disabled.
그리고 칩이 인에이블이고 입력버퍼의 출력이 하이레벨인 경우에는 외부 입력전압의 로우레벨의 값을 갖는다.When the chip is enabled and the output of the input buffer is high level, the chip has a low level value of the external input voltage.
또한 칩이 인에이블이고 입력버퍼의 출력이 하이레벨인 경우에는 외부 입력전압의 하이레벨의 값을 가지며 입력버퍼의 출력값의 위상이 외부 입력전압의 위상과 같다.In addition, when the chip is enabled and the output of the input buffer is high level, the chip has a high level value of the external input voltage and the phase of the output value of the input buffer is the same as the phase of the external input voltage.
이상 상술한 바와 같이 본 발명의 입력 버퍼회로는 다음과 같은 효과가 있다.As described above, the input buffer circuit of the present invention has the following effects.
즉, 외부입력신호가 충분한 하이신호 또는 로우신호가 아닌 중간신호일 경우 발생하는 노이즈로 인한 잘못된 데이타 센싱에 따른 칩의 오동작을 방지한다.In other words, it prevents chip malfunction due to incorrect data sensing due to noise generated when the external input signal is an intermediate signal instead of a sufficient high signal or low signal.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432345B1 (en) * | 2001-08-31 | 2004-05-20 | 삼성전자주식회사 | Signal receiver apparatus and method for detecting logic state represented by an input signal and semiconductor integrated circuit device having the same |
| KR100598017B1 (en) * | 2004-09-20 | 2006-07-06 | 삼성전자주식회사 | Input buffer calibrating an output characteristic according to a variation of reference voltage and input buffering method thereof |
-
1996
- 1996-12-16 KR KR1019960066205A patent/KR100205326B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432345B1 (en) * | 2001-08-31 | 2004-05-20 | 삼성전자주식회사 | Signal receiver apparatus and method for detecting logic state represented by an input signal and semiconductor integrated circuit device having the same |
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Also Published As
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