KR19980037093A - 셔플 파이프라인 구조 - Google Patents

Abstract

본 발명은 셔플 파이프라인 구조에 관한 것으로서, 본 발명의 구조는 데이터 스트림을 입력받아 독립적인 기능을 수행하는 복수개의 기능 유닛(100-1∼100-n)과;상기 복수개의 기능 유닛(100-1∼100-n)으로부터 입력되는 데이터들중 어느 기능 유닛으로부터의 데이터를 선택하여 전달할 지를 결정하여 데이터를 출력하는 데이터 전달 결정부(200); 및 상기 데이터 전달 결정부(200)로부터 선택된 데이터를 입력받아 독립적 기능을 수행하는 하나의 기능 유닛(300)으로 구성되어 있으며, 상기 본 발명에 따르면 독립적인 기능을 수행하는 여러개의 스테이지로 이루어진 복수개의 기능 유닛을 병렬로 배열하고, 상기 복수개의 기능 유닛으로부터 입력되는 데이터를 후단에 있는 하나의 기능 유닛으로 적절히 전달하므로써 다양한 오퍼레이션의 조합을 구성하는데 일반성을 제공할 수 있다.

Description

셔플 파이프라인 구조( A shuffle pipeline structure )

본 발명은 셔플(Shuffle) 파이프라인 구조에 관한 것으로서, 특히 독립적인 기능을 수행하는 여러개의 스테이지(stage)로 이루어진 복수개의 기능 유닛(Function Unit: FU)을 병렬로 구성하고, 상기 복수개의 기능 유닛으로부터 입력되는 데이터를 후단에 있는 하나의 기능 유닛으로 적절히 전달하도록 되어진 셔플 파이프라인 구조에 관한 것이다.

일반적으로, 파이프라이닝(pipelining)은 디지탈 컴퓨터에서 시간적인 병렬화(temporal parallelism)를 실현하는 수단을 제공한다. 컴퓨터에서 파이프라인이라는 개념은 생산 공장에서의 생산 라인 개념과 유사하다.

파이프라이닝을 수행하기 위해서는, 입력 프로세스를 일련의 서브 프로세스들(a sequence of subprocess)로 세분해야 하는데, 상기 일련의 서브 프로세스들 각각은 파이프라인에서 다른 스테이지들과 동시에 동작하는 특정 하드웨어 스테이지에 의해 수행된다. 연속적인 프로세스들은 파이프내에서 흐름이 형성되고, 서브 프로세스 레벨에서 중첩 방식(overlapped fashion)으로 수행된다. 이와 같은 파이프 라 방식은 디지탈 컴퓨터의 처리량을 놀라울 정도로 향상시키게 된다.

이어서, 파이프라인 프로세서의 분류에 대해서 살펴보면, 다양한 형태의 파이프라인 프로세서들은 프로세싱 레벨 및 파이프라인 구성과 제어 전략에 따라 분류된다.

우선, Handler 는 프로세싱 레벨에 따라 산술 파이프라이닝(arithmetic pipelining), 인스트럭션 파이프라이닝(instruction), 프로세서 파이프라이닝(processor pipelining)로 분류하였다.

도 1 은 산술 파이프라이닝을 설명하기 위한 도면으로서, 도 1 에 도시된 바와 같이 컴퓨터의 산술 논리유닛들은 다양한 데이터 포맷들내에서 파이프라인 동작을 수행하기 위해 분리되어 있다. 여기서, S 는 스테이지를 나타내고, L 은 래치를 나타낸다. 널리 알려진 산술 파이프라인의 예로는 Star-100 에서 사용되는 4-스테이지 파이프, TI-ASC 에서 사용되는 8-스테이지 파이프, Cray-1 에서 사용되는 14 이상의 파이프라인 스테이지, Cyber-205 에서 파이프당 26 이상의 스테이지 등이 있다.

도 2 는 인스트럭션 파이프라이닝을 설명하기 위한 도면으로서, 인스트럭션 스트림의 수행은 계속해서 일어나는 인스트럭션의 훼치, 디코드 그리고 오퍼랜드 훼치와 함께 현재 인스트럭션의 수행을 중첩시킴으로써 파이프라인화가 이루어진다. 이러한 기술은 또한 인스트럭션 룩어헤드(instruction lookahead)로 알려져 있다. 거의 모든 고성능 컴퓨터들은 인스트럭션 수행 파이프라인이 갖추어져 있다.

도 3 은 프로세서 파이프라이닝을 설명하기 위한 도면으로서, 도 3 에 도시된 바와 같이 프로세서 파이프라이닝은 일련의 프로세서들에 의해 동일 데이터 스트림을 파이프라인 프로세싱하는 것을 말하는데, 상기 프로세서들은 각각의 특정한 태스크들을 처리한다. 데이터 스트림은 메모리 블록내에 저장된 결과와 함께 첫 번째 프로세서를 통과하는데, 이 데이터 스트림은 또한 두 번째 프로세서에 의해 받아들일 수 있다. 그때, 두 번째 프로세서는 세 번째 프로세서로 수행된 결과를 통과시킨다.

그리고, Ramamoorthy 와 Li 는 파이프라인 구성과 제어 전략에 따라 단일기능(Unifunction)/다기능(Multifunction) 파이프라인, 정적(Static)/동적(Dynamic) 파이프라인, 스칼라(Scalar)/벡터(vector) 파이프라인으로 분류하였다.

우선 단일기능/다기능 파이프라인에 대해서 살펴보면, 고정된 전용 기능을 갖는 파이프라인 유닛은 단일 기능적(unifunctional)이라고 부른다. Cray-1 은 다양한 스칼라, 벡터, 고정 소수점 및 부동 소수점 동작을 위해 12 단일 기능 파이프라인 유닛을 갖는다. 그리고, 다기능 파이프는 파이프라인내에 스테이지들의 다른 서브세트(subset)를 상호 연결하므로써 다른 시간에 또는 동시에 다른 기능들을 수행할 수 있다. TI-ASC 는 4 개의 다기능 파이프라인 프로세서들을 갖는데, 그들 각각은 다른 시간에 많은 산술 논리 동작을 재구성할 수 있다.

그리고, 정적/동적 파이프라인을 살펴보면, 정적 파이프라인은 한 번에 단지 하나의 기능적 구성을 추정할 수 있다. 정적 파이프라인은 단일 기능적이거나 다기능적이다. 단지 같은 형태의 인스트럭션이 계속적으로 수행된다면 정적인 파이프내에서 파이프라이닝은 가능해진다. 정적인 파이프라인에 의해 수행된 기능은 자주 변해서는 안된다. 한편, 동적 파이프라인 프로세서는 동시에 존재하는 여러개의 기능적 구성이 허용된다. 이러한 관점에서 동적 파이프라인은 다기능적이어야 한다. 동적인 구성은 정적인 파이프라인에서 보다 훨씬 더 정교한 제어와 시퀀싱 메카니즘이 요구된다. 대부분의 컴퓨터는 단일 기능적이거나 다기능적인 정적인 파이프들을 갖추고 있다.

또한, 인스트럭션 또는 데이터 형태에 의존하는 파이프라인 프로세서들은 또한 스칼라 파이프라인과 벡터 파이프라인으로 분류된다. 스칼라 파이프라인은 DO 루프의 제어하에 일련의 스칼라 오퍼랜드를 처리한다. 작은 DO 루프내의 인스트럭션은 종종 인스트럭션 버퍼로 미리 훼치(Prefetch)된다. 반복되는 스칼라 인스트럭션을 위해 요구된 스칼라 오퍼랜드는 파이프라인에 오퍼랜드를 계속적으로 공급하기 위해 데이터 캐쉬(data cache)로 옮겨진다. IBM 시스템/360 모델 91 은 스칼라 파이프라인을 갖춘 장치의 전형적인 예이다. 하지만, 모델 91 에는 캐쉬가 존재하지 않는다. 한편, 벡터 파이프라인은 벡터 오퍼랜드에 대한 벡터 인스트럭션을 처리하기 위하여 특별히 설계된다. 벡터 인스트럭션을 갖는 컴퓨터는 벡터 프로세서라고 부르며, 이러한 벡터 프로세서의 설계는 스칼라 파이프라인의 설계로부터 확장된 것이다. 벡터 파이프라인내에 있는 벡터 오퍼랜드의 처리는 스칼라 파이프라인 내에서 처럼 소프트웨어의 제어하에 있다기 보다는 오히려 펌웨어(firmware)와 하드웨어의 제어하에 있다.

이어서, 선형 파이프라이닝(linear pipelining)에 대해서 살펴보면 다음과 같다.

일정한 지연을 가지는 파이프라인에 있어서, 모든 태스크(컴퓨터로 처리되는 일의 최소 단위)들은 모든 스테이션내에서 동일한 처리 시간을 갖는다. 이상적인 생산 라인내의 스테이션들은 충분한 자원 사용과 함께 동시적으로 수행된다. 그러나, 실질적으로 연속적인 스테이션들은 동일한 지연을 갖지 않는다. 생산 라인의 최적의 분배는 많은 요인에 의해 영향을 받는데, 그러한 요인으로는 워킹 유니트의 질(효율성과 수용성), 요구되는 처리 속도와 전체 생산 라인의 비용 등이 있다.

주어진 태스크 T 에 대한 서브 태스크(subtask)들의 집합 {T₁,T₂,...,T_k} 의 선행 관계를 보면, 선행하는 태스크 T_i(ij)가 끝나기 전까지는 후행하는 태스크 T_j가 시작되지 않음을 나타낸다. 모든 서브 태스크들의 상호 의존도는 선행 그래프(precedence graph)를 형성하며, 선형 파이프라인(Linear pipeline)은 선형 선행 그래프에 따라 일련의 서브 태스크들을 처리할 수 있다.

도 4 은 선형 파이프라인 프로세서의 기본 구조도로서, L 은 래치, C 는 클럭 그리고 S_i는 i 번째 스테이지를 나타낸다.

도 4 에 도시된 파이프라인은 일련의 처리 스테이지들(a cascade of processing stages)로 구성되고, 상기 스테이지들은 파이프를 통해 흐르는 데이터 스트림에 대한 연산(arithmetic) 또는 논리(logic) 동작을 수행하는 순수한 조합 회로(combinational circuit)이다. 또한, 상기 스테이지들은 고속 인터페이스 래치들에 의해 분리된다. 이러한 래치들은 스테이지들간의 즉각적인 결과를 유지하고 있기 위한 빠른 레지스터들이다. 인접 스테이지들간의 정보 흐름은 동시적으로 모든 래치에 인가되는 공통 클럭에 의해 제어된다.

이어서, 선형 파이프라인의 클럭 기간(Clock period), 속도 증가(Speedup), 효율성(Efficiency), 처리량(Throughput) 등에 대해서 살펴보기로 한다.

1)클럭 기간(Clock period)

각 스테이지 S_i내에 있는 논리 회로는 τ_i라고 표시되는 시간 지연을 갖는다. 그리고, 각 인터페이스 래치의 시간 지연을 τ_l라고 하면, 선형 파이프라인의 클럭 기간은 다음 식과 같이 나타낼 수 있다.

클럭 기간의 역수는 파이프라인 프로세서의 주파수 f = 1/τ 로 표현된다.

도 5 는 선형 파이프라인의 중첩 동작을 설명하기 위한 4-스테이지 파이프라인 프로세서의 공간-시간 다이어그램으로서, X 축은 시간을 나타내고, Y 축은 공간을 나타내며,는 i 번째 태스크(task)내에 있는 j 번째 서브태스크(subtask)를 나타낸다.

일단, 파이프가 채워지면 스테이지 수에 독립하는 클럭 기간당 하나의 결과를 출력하게 된다. 이상적으로 k 스테이지를 갖는 선형 파이프라인은 T_k= k +(n-1) 클럭 기간내에 n 태스크를 처리할 수 있는데, 여기서 k 사이클은 파이프라인을 채우거나 첫 번째 태스크의 수행을 완료하기 위해 사용되며, n-1 사이클은 나머지 n-1 태스크들을 완료하기 위해 요구된다. 상기와 같은 수의 태스크들은 T₁= n*k 시간 지연내에서 동일 기능을 갖는 넌-파이프라인(nonpipeline) 프로세서에서 수행될 수 있다.

2) 속도 증가(Speedup)

동일한 넌-파이프라인 프로세서에 대한 k-스테이지 선형 파이프라인 프로세서의 속도 증가(Speedup)는 다음 식과 같이 정의할 수 있다.

선형 파이프라인이 제공할 수 있는 최대 속도 증가는 k 이며, 여기서 k 는 파이프내의 스테이지 수이다. 이러한 최대 속도 증가는 인스트럭션(instructions), 인터럽트(interrupts), 프로그램 브랜치(program branch) 그리고 다른 요인들 간의 데이터 의존도 때문에 완벽하게 성취될 수는 없다. 순서없는 인스트럭션 수행에 의해 발생된 대기상태는 많은 파이프라인 사이클을 소모시킨다.

상기 수학식 1 에서 클럭 기간을 정의하고, 상기 수학식 2 에서 속도 증가를 정의한 후에, 선형 파이프라인 프로세서의 수행 능력을 측정하기 위한 두 개의 단위를 살펴보면 도 5 에 도시된 공간-시간 다이어그램내의 시간 간격(time interval)과 스테이지 공간(stage space)이 있는데, 이러한 시간 간격과 스테이지 공간의 산물을 시간-공간 스팬(time-space span)이라고 한다. 주어진 시간-공간 스팬은 비지(busy) 상태 또는 아이들(idle) 상태에 존재할 수 있지만, 두 상태 동시에 존재할 수는 없다. 이러한 개념은 파이프라인의 성능을 측정하는데 사용된다.

3) 효율성(efficiency)

선형 파이프라인의 효율성은 모든 비지(busy) 그리고 아이들(idle) 시간-공간 스팬의 합에 해당하는 전체 시간-공간 스팬에 대한 비지(busy) 시간-공간 스팬의 백분율에 의해 측정된다. 즉, 파이프라인의 효율성은 다음 식과 같이 정의될 수 있다.

여기서, n 은 태스크(즉, 인스트럭션)의 수를 나타내며, k 는 파이프라인 스테이지의 수를 나타내고, τ 는 선형 파이프라인의 클럭 기간을 나타낸다. n→∞ 일 때 η→1 이 되는데, 이것은 파이프라인을 통해 진행되는 태스크의 수가 커지면 커질수록 파이프라인의 효율성이 좋아진다는 것을 의미한다. 그리고, 수학식 2 와 수학식 3 으로부터 η=S_k/k 을 얻어낼 수 있으며, 이러한 것은 이상적인 속도 증가 k 에 대한 실제적인 속도 증가의 비율로서 선형 파이프라인의 효율성을 다른 관점에서 제공한다. 파이프라인의 안정 상태에서 n ≫ k 이면, 효율성 η 가 1 로 접근해야 한다. 그러나, 이러한 이상적인 경우는 프로그램 브랜치, 인터럽트, 데이터 의존도와 다른 요인등 때문에 모든 시간이 유지되지 않는다.

4) 처리량(Throughput)

처리량은 단위 시간당 파이프라인에 의해 완료될 수 있는 결과(태스크)의 수로 정의되는데, 이러한 비율은 파이프라인의 계산 능력을 반영한다. 즉, 처리량은 다음식과 같이 정의된다.

여기서, n 은 관찰 기간 kτ+(n-1)τ 동안 진행된 태스크의 총 수와 같다. 이상적인 경우, η→1 일 때 ω= 1/τ = f 이고, 이것은 선형 파이프라인의 최대 처리량이 주파수와 동일하다는 것을 의미하며, 그 주파수는 클럭 기간당 하나의 출력 결과와 일치한다.

상술한 바와 같은 선형 파이프라인의 성능을 향상시킬 필요성이 제기될 뿐 아니라 다양한 오퍼레이션을 조합하는데 있어서 적절한 파이프라인의 구조가 요구된다.

이에 본 발명은 상기와 같은 요구를 충족시키기 위하여 안출된 것으로, 독립적인 기능을 수행하는 여러개의 스테이지로 이루어진 복수개의 기능 유닛을 병렬로 배열하고, 상기 복수개의 기능 유닛으로부터 입력되는 데이터를 후단에 있는 하나의 기능 유닛으로 적절히 전달하므로써 다양한 오퍼레이션의 조합을 일반화하도록 되어진 셔플 파이프라인 구조를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 셔플 파이프라인 구조는, 데이터 스트림을 입력받아 독립적인 기능을 수행하는 복수개의 기능 유닛과; 상기 복수개의 기능 유닛으로부터 입력되는 데이터들중 어느 기능 유닛으로부터의 데이터를 선택하여 전달할 지를 결정하여 데이터를 출력하는 데이터 전달 결정부; 및 상기 데이터 전달 결정부로부터 선택된 데이터를 입력받아 독립적 기능을 수행하는 하나의 기능 유닛으로 구성된 것을 특징으로 한다.

상기와 같은 본 발명에 따르면 독립적인 기능을 수행하는 여러개의 스테이지로 이루어진 복수개의 기능 유닛을 병렬로 배열하고, 상기 복수개의 기능 유닛으로부터 입력되는 데이터를 후단에 있는 하나의 기능 유닛으로 적절히 전달하므로써 다양한 오퍼레이션의 조합을 구성하는데 일반성을 제공할 수 있다.

도 1 은 산술 파이프라이닝을 설명하기 위한 도면,

도 2 는 인스트럭션 파이프라이닝을 설명하기 위한 도면,

도 3 은 프로세서 파이프라이닝을 설명하기 위한 도면,

도 4 은 선형 파이프라인 프로세서의 기본 구조도,

도 5 는 선형 파이프라인의 중첩 동작을 설명하기 위한 4-스테이지 파이프라인 프 로세서의 공간-시간 다이어그램,

도 6 은 본 발명에 따른 셔플 파이프라인의 구조도이다.

*도면의 주요부분에 대한 부호의 설명

100-1∼100-n : 복수개의 기능 유닛 200 : 데이터 전달 결정부

300 : 하나의 기능 유닛 S_i: i 번째 스테이지

L : 래치 C : 클럭

M_i: i 번째 메모리 블럭 Proc. n : n 번째 프로세서

: i 번째 태스크중 j 번째 서브태스크

이하, 첨부된 도면을 참조하여 본 발명에 대해서 설명하면 다음과 같다.

도 6 은 본 발명에 따른 셔플 파이프라인의 구조도로서, 본 발명의 셔플 파이프라인은 복수개의 기능 유닛(100-1∼100-n), 데이터 전달 결정부(200) 및 하나의 기능 유닛(300)으로 구성되어 있다.

여기서, 상기 복수개의 기능 유닛(100-1∼100-n)은 데이터 스트림을 입력받아 독립적인 기능을 수행하는데, 이때 각 기능 유닛은 파이프라인(pipeline)에 해당하며, 여러개의 기능을 동시에 수행하기 위해 각각의 기능 유닛이 병렬로 배열되어 있다. 각각의 기능 유닛에 있는 스테이지(stage) 수는 각각의 독립적인 기능에 따라 결정되며, 독립적인 기능에 따라 결정된 다수개의 스테이지는 독립적인 기능을 순차적으로 수행하기 위해 직렬로 이루어져 있다.

상기 복수개의 기능 유닛(100-1∼100-n)로 입력되는 데이터 스트림은 유효비트(Valid bit)와 데이터 비트(Data bit)로 구성되어 있다. 이처럼 데이터 비트의 전단에 유효비트를 두는 이유는 파이프라인 홀(Pipeline Hole) 때문이다. 즉, 파이프라인은 데이터를 가지고 있지 않을 수도 있으므로 현재 파이프라인에 있는 데이터가 유효한 지를 판단할 필요가 있기 때문이다. 또한, 이 유효비트는 다음의 데이터 전달 결정부(200)에서 이용된다.

그리고, 상기 데이터 전달 결정부(200)에서는 상기 복수개의 기능 유닛(100-1∼100-n)으로부터 입력되는 데이터들중 어느 기능 유닛으로부터의 데이터를 선택하여 전달할 지를 결정하여 데이터를 출력하는데, 다음단의 기능 유닛에 전달 여부는 상술한 유효비트를 이용하여 결정한다.

상기 데이터 전달 결정부(200)에서는 입력되는 여러 데이터중 하나의 데이터를 선택하여 그 선택된 데이터를 전달하는 방식, 즉 셔플링(shuffling) 방식으로 다음의 두가지 방식을 본 발명에서 채택하고 있다.

첫째는 라운드 로빈(round robin) 방식으로서, 순서에 따라 로테이션하면서 데이터를 보내는 것이다. 에를 들어 설명하면, 상기 복수개의 기능 유닛(100-1∼100-n)이 세 개의 기능 유닛으로 이루어져 있다고 가정할 때, 상기 데이터 전달 결정부(200)에서 제 1 기능 유닛(100-1)으로부터 입력된 데이터를 첫 번째로 선택하여 후단의 기능 유닛(300)으로 보내고, 그 다음에는 제 2 기능 유닛(100-2)으로부터 입력된 데이터를 두번째로 선택하여 후단의 기능 유닛(300)으로 보내고, 그 후에는 제 3 기능 유닛(100-3)으로부터 입력된 데이터를 세번째로 선택하여 후단의 기능 유닛(300)으로 보낸다. 다시, 상기 데이터 전달 결정부(200)에서는 제 1 기능 유닛(100-1)으로부터 입력된 데이터를 네 번째로 선택하여 후단의 기능 유닛(300)으로 보낸다. 이처럼, 순서에 따라 로테이션하면서 하나씩 선택하여 데이터를 전달하는 방식이 라운드 로빈 방식이다.

둘째는 아비트레이션(arbitration) 방식으로서, 우선 순위(priority)에 따라 데이터를 전달하는 것이다. 상기 복수개의 기능 유닛(100-1∼100-n)으로부터의 데이터가 동시에 후단의 한 기능 유닛(300)을 사용하려고 경합하는 경우, 우선 순위 에 따라 아비터(arbiter)가 그 경합을 조정한다. 이때, 우선 순위는 먼저 구(old)/신(new) 데이터를 고려하고 그 다음 기능 유닛(FU)을 고려하여 결정한다. 한편, 상기 하나의 기능 유닛(300)은 상기 데이터 전달 결정부(200)로부터 선택된 데이터를 입력받아 독립적 기능을 수행한다. 이때 상기 기능 유닛(300)은 파이프라인(pipeline)이며, 상기 기능 유닛(300)에 있는 스테이지(stage) 수는 독립적인 기능에 따라 결정되며, 독립적인 기능에 따라 결정된 다수개의 스테이지는 독립적인 기능을 순차적으로 수행하기 위해 직렬로 이루어져 있다.

이어서, 상기와 같이 구성되는 본 발명의 바람직한 실시예를 들어 동작을 살펴보기로 한다.

일반적으로 사칙 연산은 두 개의 오퍼랜드를 필요로 하는데, 입력되는 데이터들은 하나의 스트림으로 구성되어 있으므로 이에 대한 처리를 고려해야 한다.

도 6 에 도시된 복수개의 기능 유닛(100-1∼100-n)중 제 1 기능 유닛(100-1)은 곱셈 기능을 수행하는 곱셈기(Multiplier: M), 제 2 기능 유닛(100-2)은 나눗셈 기능을 수행하는 나눗셈기(Divider: D)로 가정하자. 한편, 하나의 기능 유닛(300)은 덧셈 기능을 수행하는 덧셈기(Adder: A)라고 가정하자.

그리고 수행해야 할 전체 함수가 (i*j)+(k/l) 라고 가정하고, 데이터의 순서를 i, j, k, l 로 가정하자.

우선, 복수개의 기능 유닛(100-1∼100-n)중 곱셈 기능을 하는 제 1 기능 유닛(100-1)으로 데이터 i 가 먼저 입력되고, 그 다음에 데이터 j 가 입력되면, 상기 제 1 기능 유닛(100-1)에서는 각 스테이지를 순차적으로 수행하여 그 결과값인 i*j 을 출력한다.

한편, 복수개의 기능 유닛(100-1∼100-n)중 나눗셈 기능을 하는 제 2 기능 유닛(100-2)으로 데이터 k 가 먼저 입력되고, 그 다음에 데이터 l 이 입력되면, 상기 제 2 기능 유닛(100-2)에서는 각 스테이지를 순차적으로 수행하여 그 결과값인 k/l 을 출력한다.

상기 제 1 기능 유닛(100-1)으로부터의 결과값인 i*j 와 상기 제 2 기능 유닛(100-2)으로부터의 결과값인 k/l 이 데이터 전달 결정부(200)로 입력되면, 셔플링 방식인 라운드 로빈 방식 또는 아비트레이션 방식에 의해 상기 제 1 기능 유닛(100-1)으로부터의 결과값인 i*j 을 우선적으로 후단에 있는 하나의 기능 유닛(300)으로 전달하고, 그 다음에 상기 제 2 기능 유닛(100-2)으로부터의 결과값인 k/l 을 전달한다.

따라서, 덧셈 기능을 수행하는 하나의 기능 유닛(300)은 상기 제 1 기능 유닛(100-1)으로부터의 결과값인 i*j 와 상기 제 2 기능 유닛(100-2)으로부터의 결과값인 k/l 을 입력받아 각 스테이지를 통해 순차적으로 덧셈을 수행한 후, 결과값인 i*j+k/l 을 얻어낸다.

상기에서 서술된 실시예는 모든 점에서 예시에 불과한 것이고, 이를 한정적으로 해석해서는 안되며, 단지 본 발명의 진정한 정신 및 범위내에 존재하는 변형예는 모두 본 발명의 청구 범위에 속하는 것이다.

이상에서 살펴본 바와 같이 본 발명에 따르면 독립적인 기능을 수행하는 여러개의 스테이지로 이루어진 복수개의 기능 유닛을 병렬로 배열하고, 상기 복수개의 기능 유닛으로부터 입력되는 데이터를 후단에 있는 하나의 기능 유닛으로 적절히 전달하므로써 다양한 오퍼레이션의 조합을 구성하는데 일반성을 제공할 수 있다는 데 그 효과가 있다.

Claims (8)

1. 데이터 스트림을 입력받아 독립적인 기능을 수행하는 복수개의 기능 유닛(100-1∼100-n)과;

   상기 복수개의 기능 유닛(100-1∼100-n)으로부터 입력되는 데이터들중 어느 기능 유닛으로부터의 데이터를 선택하여 전달할 지를 결정하여 데이터를 출력하는 데이터 전달 결정부(200); 및

   상기 데이터 전달 결정부(200)로부터 선택된 데이터를 입력받아 독립적 기능을 수행하는 하나의 기능 유닛(300)으로 구성된 셔플 파이프라인 구조.
2. 제 1 항에 있어서, 상기 복수개의 기능 유닛(100-1∼100-n)이 병렬로 배열된 것을 특징으로 하는 셔플 파이프라인 구조
3. 제 1 항에 있어서, 상기 복수개의 기능 유닛(100-1∼100-n)이 각각의 독립적인 기능에 따라 다수개의 스테이지로 이루어진 것을 특징으로 하는 셔플 파이프라인 구조.
4. 제 3 항에 있어서, 상기 다수개의 스테이지가 독립적인 기능을 순차적으로 수행하기 위해 직렬로 이루어진 것을 특징으로 하는 셔플 파이프라인 구조.
5. 제 1 항에 있어서, 상기 데이터 전달 결정부(200)가 라운드-로빈 방식에 의해 데이터를 선택하여 전달하도록 되어진 것을 특징으로 하는 셔플 파이프라인 구조.
6. 제 1 항에 있어서, 상기 데이터 전달 결정부(200)가 아비트레이션 방식에 의해 데이터를 선택하여 전달하도록 되어진 것을 특징으로 하는 셔플 파이프라인 구조.
7. 제 1 항에 있어서, 상기 하나의 기능 유닛(300)이 독립적인 기능에 따라 다수개의 스테이지로 이루어진 것을 특징으로 하는 셔플 파이프라인 구조.
8. 제 7 항에 있어서, 상기 다수개의 스테이지가 독립적인 기능을 순차적으로 수행하기 위해 직렬로 배열된 것을 특징으로 하는 셔플 파이프라인 구조.