KR19980035724A - 기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법 - Google Patents

기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법 Download PDF

Info

Publication number
KR19980035724A
KR19980035724A KR1019960054141A KR19960054141A KR19980035724A KR 19980035724 A KR19980035724 A KR 19980035724A KR 1019960054141 A KR1019960054141 A KR 1019960054141A KR 19960054141 A KR19960054141 A KR 19960054141A KR 19980035724 A KR19980035724 A KR 19980035724A
Authority
KR
South Korea
Prior art keywords
functional unit
data
pipeline
functional
stage
Prior art date
Application number
KR1019960054141A
Other languages
English (en)
Inventor
이수정
Original Assignee
배순훈
대우전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배순훈, 대우전자 주식회사 filed Critical 배순훈
Priority to KR1019960054141A priority Critical patent/KR19980035724A/ko
Publication of KR19980035724A publication Critical patent/KR19980035724A/ko

Links

Landscapes

  • Advance Control (AREA)
  • Multi Processors (AREA)

Abstract

본 발명은 기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법에 관한 것으로서, 본 발명의 구조는, 입력된 데이터 스트림으로부터 기능 유닛 식별자를 추출하여 데이터를 어느 기능 유닛으로 전달할 지에 대해 결정한 후, 데이터를 출력하는 기능 유닛 판정수단(500); 및 상기 기능 유닛 판정 수단(500)으로부터 데이터를 입력받아 독립적인 기능을 수행하는 복수개의 기능 유닛(600-1∼600-n)으로 구성되고, 본 발명의 방법은 기능 유닛 식별자가 포함되어 있는 데이터 스트림을 입력받는 단계(S1)와; 상기 단계(S1)로부터의 데이터 스트림에 포함된 기능 유닛 식별자를 추출하여 어느 기능 유닛으로 데이터를 전달해야 하는 지를 판정하여 데이터를 출력하는 단계(S2); 상기 단계(S2)에서 선택된 기능 유닛에서 독립된 기능를 수행한 후, 그 기능 유닛의 최종 결과를 출력하는 단계(S3)로 구성되어 있으며, 상기 본 발명에 따르면 레이턴시 크기의 순서에 따라 복수개의 기능 유닛을 병렬로 배열하고 기능 흐름 파이프라인내에 있는 다수개의 스테이지에서 기능 유닛 식별자를 가지고 어느 기능 유닛에 데이터를 전달해야 할 지를 순차적으로 판단하여 적절한 기능 유닛을 선택한 후, 데이터를 전달하므로써 파이프라인의 데이터 처리능력을 크게 향상시킬 수 있다.

Description

기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법 (A pipeline structure having function checking flow and a pipelining method thereof)
본 발명은 파이프라인 구조 및 파이프라이닝 방법에 관한 것으로서, 특히 레이턴시(Latency) 크기의 순서에 따라 복수개의 기능 유닛(Function Unit: FU)을 병렬로 배열하고 기능 흐름 파이프라인(Function Flow Pipeline: FFP)내에 있는 다수개의 스테이지(stage)에서 기능 유닛 식별자(Function Unit Identifier: FU Id.)를 가지고 어느 기능 유닛에 데이터를 전달해야 할 지를 순차적으로 판단하여 적절한 기능 유닛을 선택한 후, 데이터를 전달하므로써 파이프라인의 데이터 처리능력을 크게 향상시킨 기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법에 관한 것이다.
일반적으로, 파이프라이닝(pipelining)은 디지탈 컴퓨터에서 시간적인 병렬화(temporal parallelism)를 실현하는 수단을 제공한다. 컴퓨터에서 파이프라인이라는 개념은 생산 공장에서의 생산 라인 개념과 유사하다.
파이프라이닝을 수행하기 위해서는, 입력 프로세스를 일련의 서브 프로세스들(a sequence of subprocess)로 세분해야 하는데, 상기 일련의 서브 프로세스들 각각은 파이프라인에서 다른 스테이지들과 동시에 동작하는 특정 하드웨어 스테이지에 의해 수행된다. 연속적인 프로세스들은 파이프내에서 흐름이 형성되고, 서브 프로세스 레벨에서 중첩 방식(overlapped fashion)으로 수행된다. 이와 같은 파이프 라 방식은 디지탈 컴퓨터의 처리량을 놀라울 정도로 향상시키게 된다.
이어서, 파이프라인 프로세서의 분류에 대해서 살펴보면, 다양한 형태의 파이프라인 프로세서들은 프로세싱 레벨 및 파이프라인 구성과 제어 전략에 따라 분류된다.
우선, Handler 는 프로세싱 레벨에 따라 산술 파이프라이닝(arithmetic pipelining), 인스트럭션 파이프라이닝(instruction), 프로세서 파이프라이닝(processor pipelining)로 분류하였다.
도 1 은 산술 파이프라이닝을 설명하기 위한 도면으로서, 도 1 에 도시된 바와 같이 컴퓨터의 산술 논리유닛들은 다양한 데이터 포맷들내에서 파이프라인 동작을 수행하기 위해 분리되어 있다. 여기서, S 는 스테이지를 나타내고, L 은 래치를 나타낸다. 널리 알려진 산술 파이프라인의 예로는 Star-100 에서 사용되는 4-스테이지 파이프, TI-ASC 에서 사용되는 8-스테이지 파이프, Cray-1 에서 사용되는 14 이상의 파이프라인 스테이지, Cyber-205 에서 파이프당 26 이상의 스테이지 등이 있다.
도 2 는 인스트럭션 파이프라이닝을 설명하기 위한 도면으로서, 인스트럭션 스트림의 수행은 계속해서 일어나는 인스트럭션의 훼치, 디코드 그리고 오퍼랜드 훼치와 함께 현재 인스트럭션의 수행을 중첩시킴으로써 파이프라인화가 이루어진다. 이러한 기술은 또한 인스트럭션 룩어헤드(instruction lookahead)로 알려져 있다. 거의 모든 고성능 컴퓨터들은 인스트럭션 수행 파이프라인이 갖추어져 있다.
도 3 은 프로세서 파이프라이닝을 설명하기 위한 도면으로서, 도 3 에 도시된 바와 같이 프로세서 파이프라이닝은 일련의 프로세서들에 의해 동일 데이터 스트림을 파이프라인 프로세싱하는 것을 말하는데, 상기 프로세서들은 각각의 특정한 태스크들을 처리한다. 데이터 스트림은 메모리 블록내에 저장된 결과와 함께 첫 번째 프로세서를 통과하는데, 이 데이터 스트림은 또한 두 번째 프로세서에 의해 받아들일 수 있다. 그때, 두 번째 프로세서는 세 번째 프로세서로 수행된 결과를 통과시킨다.
그리고, Ramamoorthy 와 Li 는 파이프라인 구성과 제어 전략에 따라 단일기능(Unifunction)/다기능(Multifunction) 파이프라인, 정적(Static)/동적(Dynamic) 파이프라인, 스칼라(Scalar)/벡터(vector) 파이프라인으로 분류하였다.
우선 단일기능/다기능 파이프라인에 대해서 살펴보면, 고정된 전용 기능을 갖는 파이프라인 유닛은 단일 기능적(unifunctional)이라고 부른다. Cray-1 은 다양한 스칼라, 벡터, 고정 소수점 및 부동 소수점 동작을 위해 12 단일 기능 파이프라인 유닛을 갖는다. 그리고, 다기능 파이프는 파이프라인내에 스테이지들의 다른 서브세트(subset)를 상호 연결하므로써 다른 시간에 또는 동시에 다른 기능들을 수행할 수 있다. TI-ASC 는 4 개의 다기능 파이프라인 프로세서들을 갖는데, 그들 각각은 다른 시간에 많은 산술 논리 동작을 재구성할 수 있다.
그리고, 정적/동적 파이프라인을 살펴보면, 정적 파이프라인은 한 번에 단지 하나의 기능적 구성을 추정할 수 있다. 정적 파이프라인은 단일 기능적이거나 다기능적이다. 단지 같은 형태의 인스트럭션이 계속적으로 수행된다면 정적인 파이프내에서 파이프라이닝은 가능해진다. 정적인 파이프라인에 의해 수행된 기능은 자주 변해서는 안된다. 한편, 동적 파이프라인 프로세서는 동시에 존재하는 여러개의 기능적 구성이 허용된다. 이러한 관점에서 동적 파이프라인은 다기능적이어야 한다. 동적인 구성은 정적인 파이프라인에서 보다 훨씬 더 정교한 제어와 시퀀싱 메카니즘이 요구된다. 대부분의 컴퓨터는 단일 기능적이거나 다기능적인 정적인 파이프들을 갖추고 있다.
또한, 인스트럭션 또는 데이터 형태에 의존하는 파이프라인 프로세서들은 또한 스칼라 파이프라인과 벡터 파이프라인으로 분류된다. 스칼라 파이프라인은 DO 루프의 제어하에 일련의 스칼라 오퍼랜드를 처리한다. 작은 DO 루프내의 인스트럭션은 종종 인스트럭션 버퍼로 미리 훼치(Prefetch)된다. 반복되는 스칼라 인스트럭션을 위해 요구된 스칼라 오퍼랜드는 파이프라인에 오퍼랜드를 계속적으로 공급하기 위해 데이터 캐쉬(data cache)로 옮겨진다. IBM 시스템/360 모델 91 은 스칼라 파이프라인을 갖춘 장치의 전형적인 예이다. 하지만, 모델 91 에는 캐쉬가 존재하지 않는다. 한편, 벡터 파이프라인은 벡터 오퍼랜드에 대한 벡터 인스트럭션을 처리하기 위하여 특별히 설계된다. 벡터 인스트럭션을 갖는 컴퓨터는 벡터 프로세서라고 부르며, 이러한 벡터 프로세서의 설계는 스칼라 파이프라인의 설계로부터 확장된 것이다. 벡터 파이프라인내에 있는 벡터 오퍼랜드의 처리는 스칼라 파이프라인 내에서 처럼 소프트웨어의 제어하에 있다기 보다는 오히려 펌웨어(firmware)와 하드웨어의 제어하에 있다.
이어서, 선형 파이프라이닝(linear pipelining)에 대해서 살펴보면 다음과 같다.
일정한 지연을 가지는 파이프라인에 있어서, 모든 태스크(컴퓨터로 처리되는 일의 최소 단위)들은 모든 스테이션내에서 동일한 처리 시간을 갖는다. 이상적인 생산 라인내의 스테이션들은 충분한 자원 사용과 함께 동시적으로 수행된다. 그러나, 실질적으로 연속적인 스테이션들은 동일한 지연을 갖지 않는다. 생산 라인의 최적의 분배는 많은 요인에 의해 영향을 받는데, 그러한 요인으로는 워킹 유니트의 질(효율성과 수용성), 요구되는 처리 속도와 전체 생산 라인의 비용 등이 있다.
주어진 태스크 T 에 대한 서브 태스크(subtask)들의 집합 {T1,T2,...,Tk} 의 선행 관계를 보면, 선행하는 태스크 Ti(ij)가 끝나기 전까지는 후행하는 태스크 Tj가 시작되지 않음을 나타낸다. 모든 서브 태스크들의 상호 의존도는 선행 그래프(precedence graph)를 형성하며, 선형 파이프라인(Linear pipeline)은 선형 선행 그래프에 따라 일련의 서브 태스크들을 처리할 수 있다.
도 4 은 선형 파이프라인 프로세서의 기본 구조도로서, L 은 래치, C 는 클럭 그리고 Si는 i 번째 스테이지를 나타낸다.
도 4 에 도시된 파이프라인은 일련의 처리 스테이지들(a cascade of processing stages)로 구성되고, 상기 스테이지들은 파이프를 통해 흐르는 데이터 스트림에 대한 연산(arithmetic) 또는 논리(logic) 동작을 수행하는 순수한 조합 회로(combinational circuit)이다. 또한, 상기 스테이지들은 고속 인터페이스 래치들에 의해 분리된다. 이러한 래치들은 스테이지들간의 즉각적인 결과를 유지하고 있기 위한 빠른 레지스터들이다. 인접 스테이지들간의 정보 흐름은 동시적으로 모든 래치에 인가되는 공통 클럭에 의해 제어된다.
이어서, 선형 파이프라인의 클럭 기간(Clock period), 속도 증가(Speedup), 효율성(Efficiency), 처리량(Throughput) 등에 대해서 살펴보기로 한다.
1)클럭 기간(Clock period)
각 스테이지 Si내에 있는 논리 회로는 τi라고 표시되는 시간 지연을 갖는다. 그리고, 각 인터페이스 래치의 시간 지연을 τl라고 하면, 선형 파이프라인의 클럭 기간은 다음 식과 같이 나타낼 수 있다.
클럭 기간의 역수는 파이프라인 프로세서의 주파수 f = 1/τ 로 표현된다.
도 5 는 선형 파이프라인의 중첩 동작을 설명하기 위한 4-스테이지 파이프라인 프로세서의 공간-시간 다이어그램으로서, X 축은 시간을 나타내고, Y 축은 공간을 나타내며,는 i 번째 태스크(task)내에 있는 j 번째 서브태스크(subtask)를 나타낸다.
일단, 파이프가 채워지면 스테이지 수에 독립하는 클럭 기간당 하나의 결과를 출력하게 된다. 이상적으로 k 스테이지를 갖는 선형 파이프라인은 Tk= k +(n-1) 클럭 기간내에 n 태스크를 처리할 수 있는데, 여기서 k 사이클은 파이프라인을 채우거나 첫 번째 태스크의 수행을 완료하기 위해 사용되며, n-1 사이클은 나머지 n-1 태스크들을 완료하기 위해 요구된다. 상기와 같은 수의 태스크들은 T1= n*k 시간 지연내에서 동일 기능을 갖는 넌-파이프라인(nonpipeline) 프로세서에서 수행될 수 있다.
2) 속도 증가(Speedup)
동일한 넌-파이프라인 프로세서에 대한 k-스테이지 선형 파이프라인 프로세서의 속도 증가(Speedup)는 다음 식과 같이 정의할 수 있다.
선형 파이프라인이 제공할 수 있는 최대 속도 증가는 k 이며, 여기서 k 는 파이프내의 스테이지 수이다. 이러한 최대 속도 증가는 인스트럭션(instructions), 인터럽트(interrupts), 프로그램 브랜치(program branch) 그리고 다른 요인들 간의 데이터 의존도 때문에 완벽하게 성취될 수는 없다. 순서없는 인스트럭션 수행에 의해 발생된 대기상태는 많은 파이프라인 사이클을 소모시킨다.
상기 수학식 1 에서 클럭 기간을 정의하고, 상기 수학식 2 에서 속도 증가를 정의한 후에, 선형 파이프라인 프로세서의 수행 능력을 측정하기 위한 두 개의 단위를 살펴보면 도 5 에 도시된 공간-시간 다이어그램내의 시간 간격(time interval)과 스테이지 공간(stage space)이 있는데, 이러한 시간 간격과 스테이지 공간의 산물을 시간-공간 스팬(time-space span)이라고 한다. 주어진 시간-공간 스팬은 비지(busy) 상태 또는 아이들(idle) 상태에 존재할 수 있지만, 두 상태 동시에 존재할 수는 없다. 이러한 개념은 파이프라인의 성능을 측정하는데 사용된다.
3) 효율성(efficiency)
선형 파이프라인의 효율성은 모든 비지(busy) 그리고 아이들(idle) 시간-공간 스팬의 합에 해당하는 전체 시간-공간 스팬에 대한 비지(busy) 시간-공간 스팬의 백분율에 의해 측정된다. 즉, 파이프라인의 효율성은 다음 식과 같이 정의될 수 있다.
여기서, n 은 태스크(즉, 인스트럭션)의 수를 나타내며, k 는 파이프라인 스테이지의 수를 나타내고, τ 는 선형 파이프라인의 클럭 기간을 나타낸다. n→∞ 일 때 η→1 이 되는데, 이것은 파이프라인을 통해 진행되는 태스크의 수가 커지면 커질수록 파이프라인의 효율성이 좋아진다는 것을 의미한다. 그리고, 수학식 2 와 수학식 3 으로부터 η=Sk/k 을 얻어낼 수 있으며, 이러한 것은 이상적인 속도 증가 k 에 대한 실제적인 속도 증가의 비율로서 선형 파이프라인의 효율성을 다른 관점에서 제공한다. 파이프라인의 안정 상태에서 n ≫ k 이면, 효율성 η 가 1 로 접근해야 한다. 그러나, 이러한 이상적인 경우는 프로그램 브랜치, 인터럽트, 데이터 의존도와 다른 요인등 때문에 모든 시간이 유지되지 않는다.
4) 처리량(Throughput)
처리량은 단위 시간당 파이프라인에 의해 완료될 수 있는 결과(태스크)의 수로 정의되는데, 이러한 비율은 파이프라인의 계산 능력을 반영한다. 즉, 처리량은 다음식과 같이 정의된다.
여기서, n 은 관찰 기간 kτ+(n-1)τ 동안 진행된 태스크의 총 수와 같다. 이상적인 경우, η→1 일 때 ω= 1/τ = f 이고, 이것은 선형 파이프라인의 최대 처리량이 주파수와 동일하다는 것을 의미하며, 그 주파수는 클럭 기간당 하나의 출력 결과와 일치한다.
도 6 은 종래 복수 파이프라인의 구조도로서, 복수 파이프라인은 기능 유닛 결정부(100)와; 네트웍(200); 및 복수개의 기능 유닛(300-1 ∼ 300-n)으로 구성된다.
여기서, 상기 기능 유닛 결정부(100)에서는 메모리(도시하지 않음)로부터 입력된 데이티터 스트림(기능 파이프라인 식별자, 제 1 데이터, 제 2 데이터로 구성)중 기능 파이프라인 식별자(Function Pipeline Identifier: FP Id.)를 추출하여 기능 유닛(FU: Function Unit)을 결정하기 위한 제어신호를 발생시킨다.
그리고, 상기 네트웍(200)에서는 상기 기능 유닛 결정부(100)로부터 발생된 제어 신호에 따라 스위칭 역할을 수행한다.
또한, 상기 복수개의 기능 유닛(300-1∼300-n)은 병렬 구조로 되어 있고, 상기 네트웍(200)의 스위칭 선택에 따라 각각의 독립적 기능을 수행하는데, 이때 각각의 기능 유닛(300-1∼300-n)내의 다수개의 스테이지는 순차적인 동작을 위해 직렬구조로 되어 있다.
상술한 바와 같은 종래의 복수 파이프라인은 선형 파이프라인을 개선시킨 것이긴 하지만, 종래의 복수 파이프라인의 성능을 좀더 향상시킬 필요성이 제기된다.
이에 본 발명은 상기와 같은 필요를 충족시키기 위하여 안출된 것으로, 레이턴시 크기의 순서에 따라 복수개의 기능 유닛을 병렬로 배열하고 기능 흐름 파이프라인내에 있는 다수개의 스테이지에서 기능 유닛 식별자를 가지고 어느 기능 유닛에 데이터를 전달해야 할 지를 순차적으로 판단하여 적절한 기능 유닛을 선택한 후, 데이터를 전달하므로써 파이프라인의 데이터 처리능력을 크게 향상시킨 기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 기능 확인 흐름을 갖는 파이프라인 구조는, 입력된 데이터 스트림으로부터 기능 유닛 식별자를 추출하여 데이터를 어느 기능 유닛으로 전달할 지에 대해 결정한 후, 데이터를 출력하는 기능 유닛 판정수단; 및 상기 기능 유닛 판정 수단으로부터 데이터를 입력받아 독립적인 기능을 수행하는 복수개의 기능 유닛으로 구성된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 기능 확인 흐름을 갖는 파이프라인의 파이프라이닝 방법은, 기능 유닛 식별자가 포함되어 있는 데이터 스트림을 입력받는 제 1 단계와; 상기 제 1 단계로부터의 데이터 스트림에 포함된 기능 유닛 식별자를 추출하여 어느 기능 유닛으로 데이터를 전달해야 하는 지를 판정하여 데이터를 출력하는 제 2 단계; 및 상기 제 2 단계에서 선택된 기능 유닛에서 독립된 기능를 수행한 후, 그 기능 유닛의 최종 결과를 출력하는 제 3 단계로 구성된 것을 특징으로 한다.
상기와 같은 본 발명에 따르면 레이턴시 크기의 순서에 따라 복수개의 기능 유닛을 병렬로 배열하고 기능 흐름 파이프라인내에 있는 다수개의 스테이지에서 기능 유닛 식별자를 가지고 어느 기능 유닛에 데이터를 전달해야 할 지를 순차적으로 판단하여 적절한 기능 유닛을 선택한 후, 데이터를 전달하므로써 파이프라인의 데이터 처리능력을 크게 향상시킬 수 있다.
도 1 은 산술 파이프라이닝을 설명하기 위한 도면,
도 2 는 인스트럭션 파이프라이닝을 설명하기 위한 도면,
도 3 은 프로세서 파이프라이닝을 설명하기 위한 도면,
도 4 은 선형 파이프라인 프로세서의 기본 구조도,
도 5 는 선형 파이프라인의 중첩 동작을 설명하기 위한 4-스테이지 파이프라인 프 로세서의 공간-시간 다이어그램,
도 6 은 종래 복수 파이프라인의 구조도,
도 7 는 본 발명에 따른 기능 확인 흐름을 갖는 파이프라인의 구조도,
도 8 은 본 발명에 따른 기능 확인 흐름을 갖는 파이프라인의 파이프라이닝 방법에 대한 흐름도,
도 9 는 도 8 에 도시된 제 2 단계(S2)의 구체적인 흐름도이다.
*도면의 주요부분에 대한 부호의 설명
100 : 기능 유닛 결정부200 : 네트웍
300-1 ∼ 300-n : 복수개의 기능 유닛 500 : 기능 유닛 판정수단
600-1 ∼ 600-n : 복수개의 기능 유닛 Si: i 번째 스테이지
L : 래치 C : 클럭
Mi: i 번째 메모리 블록 Proc. n : n 번째 프로세서
: i 번째 태스크중 j 번째 서브태스크
이하, 첨부된 도면을 참조하여 본 발명에 대해서 설명하면 다음과 같다.
도 7 은 본 발명에 따른 기능 확인 흐름을 갖는 파이프라인의 구조도로서, 본 발명의 파이프라인 구조는 기능 유닛 판정수단(500); 및 복수개의 기능 유닛(600-1∼600-n)으로 구성된다.
여기서, 상기 기능 유닛 판정수단(500)는 다수개의 스테이지가 직렬로 연결되어 있는 파이프라인 구조로서 기능 흐름 파이프라인(Function Flow Pipeline: FFP)이라고 부르며, 각각의 스테이지는 순차적으로 기능 유닛 선택 동작을 수행하는데, 즉 메모리(도시하지 않음)로부터 입력된 데이터 스트림(기능 유닛 식별자, 데이터로 구성)중 기능 유닛 식별자(Function Unit Identifier: FU Id.)를 추출하여 데이터를 어느 기능 유닛으로 전달할 지에 대해 판단한 후, 데이터를 출력한다. 일반적인 파이프라인은 데이터의 처리를 향상시키기 위해 사용하지만, 여기서의 기능 흐름 파이프 라인(FFP)은 데이터의 전달을 위해서 사용한다.
그리고, 상기 복수개의 기능 유닛(600-1∼600-n)는 레이턴시(Latency) 크기의 순서에 따라 병렬로 배열되어 있는데, 이때 레이턴시는 클럭의 수로 나타나며 클럭의 수가 많이 필요한 기능 유닛부터 순서대로 상단에 배열한다. 상기 복수개의 기능 유닛(600-1∼600-n)중 각각의 기능 유닛은 상기 기능 유닛 판정 수단(500)으로부터 데이터를 입력받아 독립적인 기능을 수행한다. 상기 복수개의 기능 유닛(600-1∼600-n)의 예로는 덧셈기, 곱셈기, 나눗셈기 등 여러 가지가 사용될 수 있다.
도 8 은 본 발명에 따른 기능 확인 흐름을 갖는 파이프라인의 파이프라이닝 방법에 대한 흐름도로서, 본 발명의 파이프라이닝 방법은 기능 유닛 식별자가 포함되어 있는 데이터 스트림을 입력받는 제 1 단계(S1)와; 상기 제 1 단계(S1)로부터의 데이터 스트림에 포함된 기능 유닛 식별자를 추출하여 어느 기능 유닛으로 데이터를 전달해야 하는 지를 판정하여 데이터를 출력하는 제 2 단계(S2); 및 상기 제 2 단계(S2)에서 선택된 기능 유닛에서 독립된 기능를 수행한 후, 그 기능 유닛의 최종 결과를 출력하는 제 3 단계(S3)로 구성된다.
그리고, 도 9 는 도 8 에 도시된 제 2 단계(S2)에 대한 구체적인 흐름도로서,상기 제 2 단계(S2)는 기능 유닛 식별자를 분석하는 제 2a 단계(S2a); 및 다수개의 스테이지중 각각의 스테이지에서 순차적으로 판정하여 해당되는 기능 유닛으로 데이터를 출력하는 제 2b 단계(S2b)로 이루어진다.
또한, 상기 제 2b 단계(S2b)는, 입력된 데이터가 제 1 기능 유닛으로 전달해야 할 데이터인 가를 첫 번째 스테이지에서 판단한 후, 제 1 기능 유닛으로 전달해야 할 데이터인 경우에는 데이터를 제 1 기능 유닛으로 전달하고, 그렇지 않은 경우에는 다음 제 2b-2 단계(S2b-2)로 넘어가는 제 2b-1 단계(S2b-1)와; 입력된 데이터가 제 2 기능 유닛으로 전달해야 할 데이터인 가를 두 번째 스테이지에서 판단한 후, 제 2 기능 유닛으로 전달해야 할 데이터인 경우에는 데이터를 제 2 기능 유닛으로 전달하고, 그렇지 않은 경우에는 다음 제 2b-3단계(S2b-3)로 넘어가는 제 2b-2 단계(S2b-2); 입력된 데이터가 제 3 기능 유닛으로 전달해야 할 데이터인 가를 세 번째 스테이지에서 판단한 후, 제 3 기능 유닛으로 전달해야 할 데이터인 경우에는 데이터를 제 3 기능 유닛으로 전달하고, 그렇지 않은 경우에는 다음 제 2b-4 단계(S2b-4)로 넘어가는 제 2b-3 단계(S2b-3); 입력된 데이터가 제 4 기능 유닛으로 전달해야 할 데이터인 가를 네 번째 스테이지에서 판단한 후, 제 4 기능 유닛으로 전달해야 할 데이터인 경우에는 데이터를 제 4 기능 유닛으로 전달하고, 그렇지 않은 경우에는 다음 제 2b-5 단계(도시하지 않음)로 넘어가는 제 2b-4 단계(S2b-4); 및
상기와 같은 단계를 계속해서 순차적으로 수행한 후, 마지막으로 제 n-1 기능 유닛으로 전달해야 할 데이터인 가를 n-1 번째 스테이지에서 판단한 후, 제 n-1 기능 유닛으로 전달해야 할 데이터인 경우에 데이터를 제 n-1 기능 유닛으로 전달하고, 그렇지 않은 경우에는 데이터를 제 n 기능 유닛으로 전달하는 제 2b-n-1 단계(S2b-n-1)로 구성된다.
이어서, 상기와 같이 구성되는 본 발명의 실시예에 대한 동작을 살펴보기로 한다.
도 7 에 도시된 기능 유닛 판정수단(500)이 4 개의 스테이지(Stage)로 이루어져 있다고 가정하고, 복수개의 기능 유닛(600)이 4 개의 기능 유닛으로 이루어져 있다고 가정하자.
우선, 메모리(도시하지 않음)로부터 기능 유닛 식별자(FU Id.)와 필요한 데이터로 구성된 일련의 데이터 스트림이 기능 유닛 판정수단(500)의 제 1 스테이지(500-1)로 입력되면, 제 1 스테이지(500-1)에서는 기능 유닛 식별자(FU Id.)를 분석하여 제 1 기능 유닛(600-1)으로 데이터를 전달할 지에 대해 판단한다. 상기 제 1 스테이지(500-1)에서의 판단 결과, 상기 제 1 기능 유닛(600-1)이 필요로 하는 데이터인 경우에는 그 데이터를 상기 제 1 기능 유닛(600-1)으로 전달하고, 그렇지 않은 경우에는 다음 제 2 스테이지(500-2)로 넘어간다.
제 2 스테이지(500-2)에서는 기능 유닛 식별자(FU Id.)를 분석하여 제 2 기능 유닛(600-2)으로 데이터를 전달할 지에 대해 판단한다. 상기 제 2 스테이지(500-2)에서의 판단 결과, 상기 제 2 기능 유닛(600-2)이 필요로 하는 데이터인 경우에는 그 데이터를 상기 제 2 기능 유닛(600-2)으로 전달하고, 그렇지 않은 경우에는 다음 제 3 스테이지(500-3)로 넘어간다.
제 3 스테이지(500-3)에서는 기능 유닛 식별자(FU Id.)를 분석하여 제 3 기능 유닛(600-3)으로 데이터를 전달할 지에 대해 판단한다. 상기 제 3 스테이지(500-3)에서의 판단 결과, 상기 제 3 기능 유닛(600-3)이 필요로 하는 데이터인 경우에는 그 데이터를 상기 제 3 기능 유닛(600-3)으로 전달하고, 그렇지 않은 경우에는 다음 제 4 스테이지(500-4)로 넘어간다.
마지막으로 제 4 스테이지(500-4)에서는 상기 기능 유닛 식별자(FU Id.)를 분석하여 제 4 기능 유닛(600-4)으로 데이터를 전달할 지에 대해 판단한다. 상기 제 3 스테이지(500-3)에서 넘어온 데이터가 상기 제 1, 제 2, 제 3 기능 유닛(600-1, 600-2, 600-3)에서 필요로 하는 데이터가 아닌 경우에는 결국, 제 4 기능 유닛(600-4)에서 필요로 하는 데이터에 해당하므로 그 데이터를 상기 제 4 기능 유닛(600-4)으로 전달한다.
그런데, 만약 각 기능 유닛(600-1, 600-2, 600-3, 600-4)이 동일한 레이턴시(Latency) 즉, 동일한 클럭의 수를 필요로 한다면, 제 4 기능 유닛(600-4)은 제 1 기능 유닛(600-1)보다 항상 3 개의 스테이지 후에 동작을 수행하게 되므로 문제가 발생할 수 있다.
따라서, 본 발명에서는 그러한 문제를 보완하기 위해 레이턴시(Latency)가 가장 큰 기능 유닛을 제 1 기능 유닛(600-1)으로 정하고, 레이턴시(Latency)가 가장 작은 기능 유닛을 제 4 기능 유닛(600-4)으로 정한다. 즉, 레이턴시(Latency)의 크기 순으로 기능 유닛을 배열하므로써 각 기능 유닛의 최종 출력단에서 보았을 때 비슷한 레이턴시(Latency)를 갖게 되므로 동시 처리가 이루어진다고 볼 수 있다.
상술한 바와 같이 본 발명에 따른 기능 확인 흐름을 갖는 파이프라인 구조는 도 6 에 도시된 종래의 복수 파이프라인 구조에서 스위칭 역할을 하는 네트웍(200)을 제거할 수 있게 된다.
상기에서 서술된 실시예는 모든 점에서 예시에 불과한 것이고, 이를 한정적으로 해석해서는 안되며, 단지 본 발명의 진정한 정신 및 범위내에 존재하는 변형예는 모두 본 발명의 청구 범위에 속하는 것이다.
이상에서 살펴본 바와 같이 본 발명에 따르면 레이턴시 크기의 순서에 따라 복수개의 기능 유닛을 병렬로 배열하고 기능 흐름 파이프라인내에 있는 다수개의 스테이지에서 기능 유닛 식별자를 가지고 어느 기능 유닛에 데이터를 전달해야 할 지를 순차적으로 판단하여 적절한 기능 유닛을 선택한 후, 데이터를 전달하므로써 파이프라인의 데이터 처리능력을 크게 향상시킬 수 있다는 데 그 효과가 있다.

Claims (7)

  1. 입력된 데이터 스트림으로부터 기능 유닛 식별자를 추출하여 데이터를 어느 기능 유닛으로 전달할 지에 대해 결정한 후, 데이터를 출력하는 기능 유닛 판정수단(500); 및
    상기 기능 유닛 판정 수단(500)으로부터 데이터를 입력받아 독립적인 기능을 수행하는 복수개의 기능 유닛(600-1∼600-n)으로 구성된 기능 확인 흐름을 갖는 파이프라인 구조.
  2. 제 1 항에 있어서, 상기 기능 유닛 판정 수단(500)은 다수개의 스테이지가 직렬로 연결되어 각 스테이지가 순차적으로 기능 유닛 선택 동작을 수행하는 것을 특징으로 하는 기능 확인 흐름을 갖는 파이프라인 구조.
  3. 제 1 항에 있어서, 상기 복수개의 기능 유닛(600-1∼600-n)이 각각의 독립적인 기능을 수행할 수 있도록 병렬로 이루어진 것을 특징으로 하는 기능 확인 흐름을 갖는 파이프라인 구조.
  4. 제 1 항에 있어서, 상기 복수개의 기능 유닛(600-1∼600-n)이 레이턴시의 크기에 따른 순서로 배열된 것을 특징으로 하는 기능 확인 흐름을 갖는 파이프라인 구조.
  5. 기능 유닛 식별자가 포함되어 있는 데이터 스트림을 입력받는 제 1 단계(S1)와;
    상기 제 1 단계(S1)로부터의 데이터 스트림에 포함된 기능 유닛 식별자를 추출하여 어느 기능 유닛으로 데이터를 전달해야 하는 지를 판정하여 데이터를 출력하는 제 2 단계(S2);
    상기 제 2 단계(S2)에서 선택된 기능 유닛에서 독립된 기능를 수행한 후, 그 기능 유닛의 최종 결과를 출력하는 제 3 단계(S3)로 구성된 기능 확인 흐름을 갖는 파이프라인의 파이프라이닝 방법.
  6. 제 5 항에 있어서, 상기 제 2 단계(S2)가, 기능 유닛 식별자를 분석하는 제 2a 단계(S2a); 및 다수개의 스테이지중 각각의 스테이지에서 순차적으로 판정하여 해당되는 기능 유닛으로 데이터를 출력하는 제 2b 단계(S2b)로 이루어진 것을 특징으로 하는 기능 확인 흐름을 갖는 파이프라인의 파이프라이닝 방법.
  7. 제 6 항에 있어서, 상기 제 2b 단계(S2b)는, 입력된 데이터가 제 1 기능 유닛으로 전달해야 할 데이터인 가를 첫 번째 스테이지에서 판단한 후, 제 1 기능 유닛으로 전달해야 할 데이터인 경우에는 데이터를 제 1 기능 유닛으로 전달하고, 그렇지 않은 경우에는 다음 단계로 넘어가는 제 2b-1 단계(S2b-1)와;
    입력된 데이터가 제 2 기능 유닛으로 전달해야 할 데이터인 가를 두 번째 스테이지에서 판단한 후, 제 2 기능 유닛으로 전달해야 할 데이터인 경우에는 데이터를 제 2 기능 유닛으로 전달하고, 그렇지 않은 경우에는 다음 단계로 넘어가는 제 2b-2 단계(S2b-2);
    입력된 데이터가 제 3 기능 유닛으로 전달해야 할 데이터인 가를 세 번째 스테이지에서 판단한 후, 제 3 기능 유닛으로 전달해야 할 데이터인 경우에는 데이터를 제 3 기능 유닛으로 전달하고, 그렇지 않은 경우에는 다음 단계로 넘어가는 제 2b-3 단계(S2b-3);
    입력된 데이터가 제 4 기능 유닛으로 전달해야 할 데이터인 가를 네 번째 스테이지에서 판단한 후, 제 4 기능 유닛으로 전달해야 할 데이터인 경우에는 데이터를 제 4 기능 유닛으로 전달하고, 그렇지 않은 경우에는 다음 단계로 넘어가는 제 2b-4 단계(S2b-4); 및
    상기와 같은 단계를 계속해서 순차적으로 수행한 후, 마지막으로 제 n-1 기능 유닛으로 전달해야 할 데이터인 가를 n-1 번째 스테이지에서 판단한 후, 제 n-1 기능 유닛으로 전달해야 할 데이터인 경우에 데이터를 제 n-1 기능 유닛으로 전달하고, 그렇지 않은 경우에는 데이터를 제 n 기능 유닛으로 전달하는 제 2b-n-1 단계(S2b-n-1)로 구성된 것을 특징으로 하는 기능 확인 흐름을 갖는 파이프라인의 파이프라이닝 방법.
KR1019960054141A 1996-11-14 1996-11-14 기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법 KR19980035724A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960054141A KR19980035724A (ko) 1996-11-14 1996-11-14 기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960054141A KR19980035724A (ko) 1996-11-14 1996-11-14 기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법

Publications (1)

Publication Number Publication Date
KR19980035724A true KR19980035724A (ko) 1998-08-05

Family

ID=66320965

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960054141A KR19980035724A (ko) 1996-11-14 1996-11-14 기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법

Country Status (1)

Country Link
KR (1) KR19980035724A (ko)

Similar Documents

Publication Publication Date Title
KR100464406B1 (ko) 가변길이 ｖｌｉｗ 명령어를 위한 디스패치 장치 및 방법
KR100616722B1 (ko) 수퍼스칼라프로세서내의파이프라인명령디스패치유닛
KR930004214B1 (ko) 데이타 처리 시스템
US7072929B2 (en) Methods and apparatus for efficient complex long multiplication and covariance matrix implementation
EP0675450A2 (en) Array processor for intensive numeric computation
US11481223B2 (en) Reducing operations of sum-of-multiply-accumulate (SOMAC) instructions
USRE38599E1 (en) Pipelined instruction dispatch unit in a superscalar processor
CN112074810B (zh) 并行处理设备
KR100221326B1 (ko) 계층 버퍼 구조를 갖는 파이프라인 시스템
US20030172248A1 (en) Synergetic computing system
EP1387266A1 (en) Software pipelining for branching control flow
KR100226694B1 (ko) 복수 파이프라인 구조 및 복수 파이프라이닝 방법
KR19980035724A (ko) 기능 확인 흐름을 갖는 파이프라인 구조와 그 파이프라이닝 방법
Ginosar et al. On the potential of asynchronous pipelined processors
KR19980037092A (ko) 이중 기능 확인 흐름을 갖는 파이프라인 구조
KR100221325B1 (ko) 스위치를 이용한 이중 기능 흐름 파이프라인 구조
KR19980037093A (ko) 셔플 파이프라인 구조
US11416261B2 (en) Group load register of a graph streaming processor
KR19980037090A (ko) 예견 기능을 갖는 기능 흐름 파이프라인 구조
KR19980037091A (ko) 양방향 기능 확인 흐름을 갖는 파이프라인 구조
KR100230846B1 (ko) 이중 기능 흐름 파이프라인 구조
JP4230461B2 (ja) 完全同期方式スーパーパイプライン型ｖｌｉｗプロセッサのシステムおよび方法
CN112579168B (zh) 指令执行单元、处理器以及信号处理方法
Fellman Design issues and an architecture for the monolithic implementation of a parallel digital signal processor
US20030097548A1 (en) Context execution in pipelined computer processor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee