KR19980036488A - Pin Capacitor Manufacturing Method - Google Patents
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Abstract
핀(fin)형 커패시터 제조방법이 개시되어 있다. 이 방법은 반도체기판 상에 절연막을 형성하는 단계와, 상기 절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 스토리지 콘택홀을 형성하는 단계와, 상기 스토리지 콘택홀을 채우는 제1 도전막 패턴을 형성하는 단계와, 상기 결과물 상에 특정 화학용액에 대하여 서로 다른 습식 식각률을 갖는 제1 물질막 및 제2 물질막을 인시투 방식으로 서로 번갈아가면서 적어도 2회 이상 적층시키는 단계와, 상기 결과물 전면에 제2 도전막을 형성하는 단계와, 상기 제2 도전막 및 상기 인시투 방식으로 적층된 제1 및 제2 물질막들을 연속적으로 패터닝하여 상기 제1 도전막 패턴을 노출시키는 홀을 형성하는 단계와, 상기 결과물을 상기 특정 화학용액에 소정의 시간동안 담구어 상기 홀의 측벽에 노출된 제1 물질막 패턴들 및 제2 물질막 패턴들을 서로 다른 양만큼 식각시킴으로써 요철형태의 측벽을 구비하는 변형된 홀을 형성하는 단계와, 상기 변형된 홀의 내부를 채우는 제3 도전막 패턴을 형성함과 동시에 상기 제2 도전막 패턴을 제거하는 단계와, 상기 제1 및 제2 물질막 패턴들을 제거하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 고집적 DRAM 소자에 적합한 커패시터의 용량을 극대화시키면서 생산성을 제고시킬 수 있다.A method of manufacturing a fin capacitor is disclosed. The method includes forming an insulating film on a semiconductor substrate, patterning the insulating film to form a storage contact hole exposing a predetermined region of the semiconductor substrate, and forming a first conductive layer pattern to fill the storage contact hole. Stacking the first material film and the second material film having different wet etch rates with respect to a specific chemical solution on the resultant at least two times alternately in an in-situ manner; Forming a conductive film, successively patterning the second conductive film and the first and second material films stacked in an in-situ manner to form holes for exposing the first conductive film pattern; The first material layer patterns and the second material layer patterns exposed to the sidewalls of the holes by dipping in the specific chemical solution for a predetermined time. Etching a different amount to form a deformed hole having sidewalls having irregularities, forming a third conductive layer pattern filling the inside of the deformed hole, and simultaneously removing the second conductive layer pattern; And removing the first and second material layer patterns. Accordingly, productivity can be improved while maximizing the capacity of a capacitor suitable for a highly integrated DRAM device.
Description
본 발명은 반도체소자에 사용되는 커패시터 제조방법에 관한 것으로, 특히 핀형 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor manufacturing method for a semiconductor device, and more particularly, to a pin type capacitor manufacturing method.
반도체소자의 종류에는 여러 가지가 있으며, 이들 여러 가지의 반도체소자 중에 메모리 셀에 정보를 기억시키고 기억된 정보를 읽어내는 반도체 기억 소자가 있다. 이러한 반도체 기억 소자에는 외부로부터 가해지는 전원이 차단되는 경우에 이미 기억된 정보가 소멸되는 휘발성 기억소자가 있다. 휘발성 기억 소자의 대표적인 것으로 DRAM 소자를 들 수 있는 데, 이러한 DRAM 소자의 단위 셀은 정보, 즉 전하를 저장시키는 하나의 셀 커패시터와 상기 셀 커패시터와 외부 사이에 스위칭 역할을 해주는 하나의 억세스 트랜지스터로 구성되어 있다. 여기서, 상기 셀 커패시터는 DRAM 셀의 특성과 직접적으로 관계가 있으며, 셀 커패시터의 용량이 클수록 DRAM 셀의 특성이 우수하다. 다시 말해서, 셀 커패시터의 용량이 클수록 DRAM 셀의 저전압 특성이 우수하며, 소프트 에러 발생률(SER;soft error rate)이 감소한다. 따라서, 낮은 전원전압에서 동작하는 고집적 DRAM 소자를 구현하기 위해서는 셀 커패시터의 용량을 반드시 증가시켜야 한다.There are various kinds of semiconductor devices, and among these various semiconductor devices, there are semiconductor memory devices that store information in memory cells and read stored information. Such a semiconductor memory device includes a volatile memory device in which already stored information is lost when power is applied from the outside. A typical example of a volatile memory device is a DRAM device. The unit cell of the DRAM device includes one cell capacitor for storing information, that is, a charge, and one access transistor for switching between the cell capacitor and the outside. It is. Here, the cell capacitor is directly related to the characteristics of the DRAM cell, and the larger the capacity of the cell capacitor, the better the characteristics of the DRAM cell. In other words, the larger the capacity of the cell capacitor, the better the low voltage characteristics of the DRAM cell, and the soft error rate (SER) decreases. Therefore, in order to implement a highly integrated DRAM device operating at a low power supply voltage, the capacity of the cell capacitor must be increased.
DRAM 셀 커패시터의 용량을 증가시키기 위하여 지금까지 여러 가지의 커패시터 제조방법이 제안된 바 있다. 이들 중에 전하를 저장하는 스토리지 전극의 표면적을 증가시키어 셀 커패시터의 용량을 증가시키는 방법이 계속 연구되고 있다. 이와 같이 스토리지 전극의 표면적을 증가시키는 방법에는 스토리지 전극을 3차원적인 형태, 예컨대 실린더형, 박스형, 스택형, 또는 핀(fin)형으로 형성하는 방법 등이 있다.In order to increase the capacity of DRAM cell capacitors, various capacitor manufacturing methods have been proposed. Among them, a method of increasing the capacitance of a cell capacitor by increasing the surface area of a storage electrode that stores charge is continuously being studied. As such, a method of increasing the surface area of the storage electrode includes a method of forming the storage electrode in a three-dimensional form, for example, a cylinder, a box, a stack, or a fin.
종래의 핀형 커패시터를 형성하는 방법은 반도체기판 상에 절연막을 형성하고, 상기 절연막을 패터닝하여 반도체기판의 소정영역을 노출시키는 스토리지 콘택홀을 형성하고, 상기 스토리지 콘택홀이 형성된 결과물 전면에 스토리지 콘택홀을 채우는 도전막을 형성하고, 상기 도전막 상에 특정 화학용액에 대하여 서로 다른 식각률을 갖는 2개의 물질층, 예컨대 불순물로 도우핑된 도우프트 폴리실리콘막 및 불순물을 함유하지 않는 언도우프트 폴리실리콘막을 서로 번갈아가면서 적층시키고, 상기 적층된 복수의 물질층을 연속적으로 패터닝하여 상기 스토리지 콘택홀을 덮는 복수의 물질층 패턴을 형성하고, 상기 결과물을 상기 특정 화학용액에 담구어 복수의 물질층 패턴의 측벽에 요철부를 형성함으로써, 핀형의 스토리지 전극을 형성한다. 여기서, 상기 도우프트 폴리실리콘막 및 언도우프트 폴리실리콘막은 연속적으로 형성하지 않으므로 공정이 복잡하고 이들 각각의 폴리실리콘막을 형성하는 데 많은 시간이 소요된다. 또한, 도우프트 폴리실리콘막 및 언도우프트 폴리실리콘막의 식각률은 큰 차이를 보이지 않으므로 스토리지 전극의 표면적이 원하는 만큼 증가시키기가 어려운 문제점이 있다.In the conventional method of forming a fin-type capacitor, an insulating film is formed on a semiconductor substrate, the insulating film is patterned to form a storage contact hole for exposing a predetermined region of the semiconductor substrate, and the storage contact hole is formed on the entire surface of the resultant product in which the storage contact hole is formed. Forming a conductive film filling the two layers, and forming two material layers having different etching rates with respect to a specific chemical solution, for example, a dope polysilicon film doped with impurities and an undoped polysilicon film containing no impurities. Alternately stacking the layers, and subsequently patterning the plurality of stacked material layers to form a plurality of material layer patterns covering the storage contact holes, and dipping the resultant into the specific chemical solution to form sidewalls of the plurality of material layer patterns. The concave-convex portion is formed in the pin to form a fin storage electrode. Here, the doped polysilicon film and the undoped polysilicon film are not continuously formed, and thus, the process is complicated and it takes a long time to form each of the polysilicon films. In addition, since the etch rate of the undoped polysilicon film and the undoped polysilicon film does not show a large difference, it is difficult to increase the surface area of the storage electrode as desired.
상술한 바와 같이, 종래의 핀형 커패시터 제조방법은 공정이 복잡하고 스토리지 전극의 표면적을 극대화시키기가 어려우므로 고집적 DRAM 소자에 적합하지 않은 문제점이 있다.As described above, the conventional fin-type capacitor manufacturing method has a problem in that it is not suitable for highly integrated DRAM devices because the process is complicated and it is difficult to maximize the surface area of the storage electrode.
따라서, 본 발명이 이루고자하는 기술적 과제는 상기 문제점을 해결하기 위한 것으로, 습식 식각률이 서로 다른 2층의 물질막을 서로 번갈아가면서 인시투 방식으로 적층시키어 스토리지 전극 형성공정을 단순화시키면서 그 표면적을 극대화시킬 수 있는 핀형 커패시터 제조방법을 제공하는 데 있다.Therefore, the technical problem to be achieved by the present invention is to solve the above problems, by simplifying the storage electrode forming process by alternately stacking two layers of material films with different wet etch rates in an in-situ manner to maximize its surface area. To provide a pin-type capacitor manufacturing method.
도 1 내지 도 5는 본 발명의 실시예에 의한 핀형 커패시터 제조방법을 설명하기 위한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a pin type capacitor in accordance with an embodiment of the present invention.
상기 기술적 과제를 이루기 위하여 본 발명의 핀형 커패시터 제조방법은 반도체기판 상에 절연막을 형성하는 단계와, 상기 절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 스토리지 콘택홀을 형성하는 단계와, 상기 스토리지 콘택홀을 채우는 제1 도전막 패턴을 형성하는 단계와, 상기 결과물 상에 특정 화학용액에 대하여 서로 다른 습식 식각률을 갖는 제1 물질막 및 제2 물질막을 인시투 방식으로 서로 번갈아가면서 적어도 2회 이상 적층시키는 단계와, 상기 결과물 전면에 제2 도전막을 형성하는 단계와, 상기 제2 도전막 및 상기 인시투 방식으로 적층된 제1 및 제2 물질막들을 연속적으로 패터닝하여 상기 제1 도전막 패턴을 노출시키는 홀을 형성하는 단계와, 상기 결과물을 상기 특정 화학용액에 소정의 시간동안 담구어 상기 홀의 측벽에 노출된 제1 물질막 패턴들 및 제2 물질막 패턴들을 서로 다른 양만큼 식각시킴으로써 요철형태의 측벽을 구비하는 변형된 홀을 형성하는 단계와, 상기 변형된 홀의 내부를 채우는 제3 도전막 패턴을 형성함과 동시에 상기 제2 도전막 패턴을 제거하는 단계와, 상기 제1 및 제2 물질막 패턴들을 제거하는 단계를 포함하는 것을 특징으로 한다.In accordance with an aspect of the present invention, there is provided a method of fabricating a fin type capacitor, including forming an insulating film on a semiconductor substrate, forming a storage contact hole to expose a predetermined region of the semiconductor substrate by patterning the insulating film, and storing the insulating film. Forming a first conductive layer pattern filling the contact hole, and alternately in situ between the first material layer and the second material layer having different wet etch rates with respect to a specific chemical solution on the resultant in situ; Stacking, forming a second conductive film on the entire surface of the resultant, and successively patterning the second conductive film and the first and second material films stacked in the in-situ manner to form the first conductive film pattern. Forming a hole for exposing and immersing the resultant in the specific chemical solution for a predetermined time. Etching the first material layer patterns and the second material layer patterns exposed to the wall by different amounts to form a deformed hole having sidewalls having irregularities, and a third conductive layer filling the inside of the deformed hole. And removing the second conductive layer pattern and removing the first and second material layer patterns while forming a pattern.
본 발명에 의하면, 특정 화학용액에 대하여 서로 다른 식각률을 갖는 제1 물질막 및 제2 물질막을 인시투 방식으로 서로 번갈아가면서 차례로 적층시킴으로써, 커패시터의 용량을 극대화시키면서 제조공정 시간을 단축시킬 수 있다. 따라서, 고집적 DRAM 소자의 생산성을 제고시킬 수 있다.According to the present invention, the first material film and the second material film having different etch rates with respect to a specific chemical solution are sequentially stacked alternately in an in-situ manner, thereby shortening the manufacturing process time while maximizing the capacity of the capacitor. Therefore, the productivity of the highly integrated DRAM device can be improved.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 스토리지 콘택홀을 통하여 반도체기판(1)과 접촉하는 도전막(5)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 절연막, 예컨대 BPSG막을 형성한다. 이어서, 상기 절연막을 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 스토리지 콘택홀을 형성함과 동시에 절연막 패턴(3)을 형성한다. 다음에, 상기 결과물 전면에 상기 스토리지 콘택홀 내부를 채우는 제1 도전막을 형성하고, 상기 절연막 패턴(3)이 노출될 때까지 제1 도전막을 에치백하여 상기 스토리지 콘택홀 내부에 제1 도전막 패턴(5)을 형성한다. 여기서, 상기 제1 도전막은 도우핑된 폴리실리콘막 또는 텅스텐막으로 형성한다.1 is a cross-sectional view for explaining a step of forming a conductive film 5 in contact with a semiconductor substrate 1 through a storage contact hole. First, an insulating film, for example, a BPSG film, is formed on the semiconductor substrate 1. Subsequently, the insulating film is patterned to form a storage contact hole for exposing a predetermined region of the semiconductor substrate 1, and at the same time, the insulating film pattern 3 is formed. Next, a first conductive layer is formed on the entire surface of the resultant material to fill the storage contact hole, and the first conductive layer is etched back until the insulating layer pattern 3 is exposed to form a first conductive layer pattern inside the storage contact hole. (5) is formed. The first conductive layer may be formed of a doped polysilicon layer or a tungsten layer.
도 2는 제1 물질막 패턴(7a, 7a'), 제2 물질막 패턴(7b, 7b'), 및 제2 도전막 패턴(11)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 제1 도전막 패턴(5)이 형성된 결과물 전면에 특정 화학용액, 예컨대 인산용액 또는 황산용액에 대하여 서로 다른 식각률을 갖는 제1 물질막 및 제2 물질막을 서로 번갈아가면서 적어도 2회 이상 반복하여 적층시킨다. 이어서, 상기 결과물 전면에 제2 도전막을 형성한다. 여기서, 상기 제1 물질막은 붕소 함유량이 질소 함유량에 비하여 적어도 8배 이상, 바람직하게는 9배 이상인 제1 붕소질화막(BN)으로 형성하는 것이 바람직하고, 상기 제2 물질막은 붕소 함유량이 질소 함유량에 비하여 4배 이하, 바람직하게는 3배 이하인 제2 붕소질화막으로 형성하는 것이 바람직하다. 이와 같이 붕소 함유량과 질소함유량의 비율이 서로 다르게 형성된 제1 및 제2 붕소질화막은 상기 특정 화학용액인 인산용액 또는 황산용액에 대하여 서로 다른 습식 식각률을 보인다. 예를 들면, 붕소 함유량이 질소 함유량에 비하여 9배인 붕소질화막은 인산용액 또는 황산용액에 대하여 1 분당 5Å 이하의 느린 식각률을 보이는 반면에, 붕소 함유량이 질소 함유량에 비하여 3배인 붕소질화막은 1 분당 3000Å 내지 7000Å의 빠른 식각률을 보인다. 즉, 붕소질화막은 붕소의 함유량이 질소의 함유량에 비하여 증가할수록 인산용액 또는 황산용액에 대한 식각률이 느린 특성을 보인다. 이러한 붕소질화막은 플라즈마 CVD 공정을 이용하여 형성하며, 플라즈마를 발생시키기 위한 RF 전력을 다르게 조절함으로써, 붕소 함유량과 질소 함유량의 비율을 다르게 조절하는 것이 가능하다. 예를 들어, RF 전력이 150와트인 조건에서 형성된 붕소질화막은 붕소 함유량이 질소 함유량에 비하여 9배인 특성을 가지며, RF 전력이 550와트인 조건에서 형성된 붕소질화막은 붕소 함유량이 질소 함유량에 비하여 3배인 특성을 갖는다. 즉, RF 전력을 증가시킬수록 붕소 함유량은 질소 함유량에 비하여 감소하는 경향을 보인다. 상기 제1 붕소질화막 및 제2 붕소질화막을 형성하는 순서는 서로 바꾸어 실시하여도 무방하다.2 is a cross-sectional view for describing a step of forming the first material film patterns 7a and 7a ', the second material film patterns 7b and 7b', and the second conductive film pattern 11. Specifically, the first material layer and the second material layer having different etching rates with respect to a specific chemical solution, for example, a phosphoric acid solution or a sulfuric acid solution, are alternately disposed on the entire surface of the resultant on which the first conductive layer pattern 5 is formed. It is repeatedly laminated at least once. Subsequently, a second conductive film is formed on the entire surface of the resultant product. Here, the first material film is preferably formed of a first boron nitride film (BN) in which the boron content is at least 8 times or more, preferably 9 times or more, compared to the nitrogen content, and the second material film has a boron content in the nitrogen content. It is preferable to form by the 2nd boron nitride film which is 4 times or less, Preferably it is 3 times or less in comparison with. As described above, the first and second boron nitride films having different ratios of boron content and nitrogen content have different wet etching rates with respect to the specific chemical solution, phosphate or sulfuric acid. For example, a boron nitride film having a boron content of 9 times that of nitrogen shows a slow etching rate of 5 kPa or less per minute with respect to a phosphoric acid solution or a sulfuric acid solution, while a boron nitride film having a boron content of 3 times that of nitrogen contains 3000 kPa per minute. It has a fast etching rate of 7000 Å. That is, the boron nitride film exhibits a slower etching rate for the phosphoric acid solution or the sulfuric acid solution as the boron content increases compared to the nitrogen content. The boron nitride film is formed using a plasma CVD process, and by adjusting the RF power for generating plasma differently, it is possible to differently adjust the ratio of boron content and nitrogen content. For example, the boron nitride film formed under the condition that the RF power is 150 watts has a characteristic that the boron content is 9 times higher than the nitrogen content, and the boron nitride film formed under the condition where the RF power is 550 watts has 3 times the boron content compared to the nitrogen content Has characteristics. That is, as the RF power is increased, the boron content tends to decrease compared to the nitrogen content. The order of forming the first boron nitride film and the second boron nitride film may be replaced with each other.
이와 같이 RF 전력만을 변화시키면서 동일한 플라즈마 CVD 장비 내에서 서로 다른 식각률을 갖는 제1 붕소질화막 및 제2 붕소질화막을 서로 번갈아가면서 연속적으로 형성할 수 있으므로, 특정 화학용액에 대한 습식 식각률이 서로 다른 제1 물질막 및 제2 물질막을 인시투 방식으로 서로 번갈아가면서 적층시키는 것이 가능하다. 그리고, 본 발명에서는 제1 물질막 및 제2 물질막을 각각 2회 형성하는 경우를 예로 들어 설명하고자 하며, 필요에 따라 3회 이상 반복적으로 형성할 수도 있다.As described above, since the first boron nitride film and the second boron nitride film having different etching rates may be sequentially formed in the same plasma CVD apparatus while changing only the RF power, the first wet etching rates for the specific chemical solution may be different from each other. The material film and the second material film may be laminated alternately with each other in an in-situ manner. In the present invention, a case in which the first material film and the second material film are formed twice each will be described as an example, and may be repeatedly formed three or more times as necessary.
계속해서, 상기 제1 물질막 및 제2 물질막이 인시투방식으로 각각 2회 형성된 결과물 전면에 제2 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 다음에, 상기 제2 도전막 및 복수의 제1 및 제2 물질막들을 연속적으로 패터닝하여 상기 제1 도전막 패턴(5)을 노출시키는 홀을 형성함과 동시에, 차례로 적층된 제1 물질막 패턴(7a), 제2 물질막 패턴(7b), 제1 물질막 패턴(7a'), 제2 물질막 패턴(7b'), 및 제2 도전막 패턴(11)을 형성한다.Subsequently, a second conductive film, such as a doped polysilicon film, is formed on the entire surface of the resultant material in which the first material film and the second material film are formed twice in an in-situ manner. Next, the second conductive film and the plurality of first and second material films are successively patterned to form holes for exposing the first conductive film pattern 5, and the first material film patterns sequentially stacked. (7a), second material film pattern 7b, first material film pattern 7a ', second material film pattern 7b', and second conductive film pattern 11 are formed.
도 3은 변형된 제1 물질막 패턴(7c, 7c') 및 변형된 제2 물질막 패턴(7d, 7d')을 형성함으로써 요철형태의 측벽을 갖는 변형된 홀을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 홀이 형성된 결과물을 특정 화학용액에 소정의 시간동안 담구어 홀 측벽에 노출된 상기 제1 물질막 패턴(7a, 7a') 및 제2 물질막 패턴(7b, 7b')을 등방성 식각한다. 이와 같이 제1 및 제2 물질막 패턴(7a, 7a', 7b, 7b')들을 등방성 식각하고 나면, 붕소 함유량이 질소함유량에 비하여 상대적으로 높은 제1 물질막 패턴(7a, 7a')은 식각률이 느리어 그 폭이 큰 변화를 보이지 않는 반면에, 붕소함유량이 질소함유량에 비하여 상대적으로 낮은 제2 물질막 패턴(7b, 7b')은 상기 제1 물질막 패턴(7a, 7a')에 비하여 식각률이 빠르므로 많은 양이 식각되어 그 폭이 크게 감소한다. 이에 따라, 도시된 바와 같이 변형된 제1 물질막 패턴(7c, 7c') 및 변형된 제2 물질막 패턴(7d, 7d')에 의하여 요철형태의 측벽을 갖는 변형된 홀이 형성된다.FIG. 3 illustrates a step of forming a modified hole having sidewalls having irregularities by forming modified first material layer patterns 7c and 7c 'and modified second material layer patterns 7d and 7d'. It is a cross section. In detail, the first material layer patterns 7a and 7a 'and the second material layer patterns 7b and 7b' exposed to the sidewalls of the holes are immersed in a specific chemical solution for a predetermined time. Isotropic etching. After the isotropic etching of the first and second material film patterns 7a, 7a ', 7b, and 7b', the first material film pattern 7a, 7a 'having a higher boron content than the nitrogen content is obtained. On the other hand, the second material film patterns 7b and 7b 'having a relatively low boron content compared to the nitrogen content are relatively lower than the nitrogen content, while the second material film patterns 7a and 7a' have a relatively low width. Since the etching rate is fast, a large amount is etched and the width thereof is greatly reduced. As a result, the deformed hole having sidewalls having concavo-convex shapes is formed by the first material film patterns 7c and 7c ′ that are deformed and the second material film patterns 7d and 7d ′ that are deformed as shown.
도 4는 핀형의 스토리지 전극인 제3 도전막 패턴(13)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 상기 변형된 홀이 형성된 결과물 전면에 변형된 홀 내부를 완전히 채우는 제3 도전막, 예컨대 단차도포성이 우수한 도우핑된 폴리실리콘막을 저압 CVD 공정으로 형성한다. 이어서, 상기 복수의 변형된 제1 및 제2 물질막 패턴들(7c, 7d, 7c', 7d')중 최상부층인 변형된 제2 물질막 패턴(7d')이 노출될 때까지 상기 제3 도전막 및 상기 제2 도전막 패턴(11)을 연속적으로 에치백하여 상기 제1 도전막 패턴(5)과 접촉하면서 변형된 홀 내부를 채우는 제3 도전막 패턴(13)을 형성한다. 이와 같이 형성된 제3 도전막 패턴(13)은 도시된 바와 같이 그 측벽이 상기 변형된 홀의 측벽과 같이 요철형태를 갖는다.4 is a cross-sectional view for describing a step of forming the third conductive film pattern 13, which is a fin storage electrode. In more detail, a third conductive film, such as a doped polysilicon film having excellent step coverage, is formed by a low pressure CVD process to completely fill the inside of the deformed hole on the entire surface of the resultant hole in which the deformed hole is formed. Subsequently, the third material layer pattern 7d ', which is the uppermost layer of the plurality of modified first and second material layer patterns 7c, 7d, 7c', and 7d ', is exposed. The conductive film and the second conductive film pattern 11 are successively etched back to form a third conductive film pattern 13 which fills the inside of the deformed hole while contacting the first conductive film pattern 5. As shown in the drawing, the third conductive film pattern 13 has a concave-convex shape as the sidewall of the deformed hole.
도 5는 본 발명에 의한 핀형 커패시터를 완성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 제3 도전막 패턴(13)이 형성된 결과물을 습식 식각용액, 예컨대 완충산화막 식각용액(BOE; buffered oxide etchant)에 담구어 상기 변형된 제1 및 제2 물질막 패턴(7c, 7c', 7d, 7d')들을 제거함으로써, 상기 제3 도전막 패턴의 측벽을 노출시킨다. 이와 같이 측벽이 노출된 제3 도전막 패턴(13)은 도시된 바와 같이 핀(fin) 형태를 가지며 그 표면적이 극대화된 스토리지 전극 역할을 한다. 이어서, 도시하지는 않았지만 상기 제3 도전막 패턴(13)의 측벽이 노출된 결과물 전면에 유전막 및 플레이트 전극에 해당하는 제4 도전막을 차례로 형성하여 본 발명에 의한 핀형 커패시터를 완성한다.5 is a cross-sectional view for explaining a step of completing the pin-type capacitor according to the present invention. In more detail, the modified first and second material layer patterns may be immersed in a wet etching solution, for example, a buffered oxide etchant (BOE), in which the resultant formed with the third conductive layer pattern 13 is formed. 7c, 7c ', 7d, and 7d' are removed to expose sidewalls of the third conductive film pattern. The third conductive layer pattern 13 having the sidewalls exposed as described above has a fin shape and serves as a storage electrode having a maximum surface area. Subsequently, although not illustrated, a fourth conductive layer corresponding to the dielectric layer and the plate electrode is sequentially formed on the entire surface of the resultant sidewall of the third conductive layer pattern 13 to complete the pin type capacitor according to the present invention.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.
상술한 바와 같이 본 발명의 실시예에 의하면, 특정 화학용액에 대하여 서로 다른 식각률을 갖는 제1 물질막 및 제2 물질막을 인시투 방식으로 적어도 2회 이상 반복적으로 형성함으로써, 스토리지 전극을 형성하는 공정을 단순화시키면서 그 표면적을 극대화시킬 수 있다. 이에 따라 저전압에서 동작하는 고집적 DRAM 소자에 적합한 핀형 커패시터 제조시 생산성을 제고시킬 수 있다.As described above, according to an embodiment of the present invention, a process of forming a storage electrode by repeatedly forming at least two times a first material film and a second material film having different etching rates with respect to a specific chemical solution in an in-situ manner. Simplify and maximize its surface area. As a result, productivity can be improved when manufacturing a pin capacitor suitable for a high-density DRAM device operating at low voltage.
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