KR19980034657A - Noah mask ROM and manufacturing method thereof - Google Patents
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Abstract
본 발명은 메모리 셀의 채널영역을 일정한 간격으로 형성된 트렌치의 측면부에 형성함으로써, 집적도 향상에 적당하도록 한 노아형 마스크 롬(NOR MASK ROM) 및 그의 제조방법에 관한 것으로, 그 구조는, 실리콘기판에 평행하게 형성된 다수 트렌치들 사이로 정의되는 돌출부 및 그 각 트렌치의 하면부에 형성된 BN+확산층 및 그 BN+확산층 위에 형성된 BN 산화막과; 상기 돌출부 위의 BN+확산층과 하면부의 BN+확산층 사이로 정의되는 상기 트렌치의 측면부에 형성된 것으로, 소정의 코딩 마스크 패턴에 따라 그가 야기하게 되는 문턱전압이 조절된 채널영역과; 그 채널영역 위에 상기 BN 산화막과 연결되어 형성된 게이트산화막과; 그 게이트산화막 및 상기 BN 산화막 위에 형성된 것으로, 상기 BN+확산층과 교차하도록 형성된 게이트전극과; 그 위에 형성된 층간절연층 및 그 층간절연층을 관통해서 상기 게이트전극과 접속된 금속배선층을 포함하여 구성되는 것을 특징으로 하고, 그의 제조방법은, 실리콘기판 위에 안정산화막을 소정 두께로 성장시킨 후, 그 안정산화막을 통해 제1불순물 이온(BN+이온)을 주입함으로써, 상기 실리콘기판의 전면에 BN+확산층을 형성하는 단계와; 그 위에 질화막을 형성한 후, 포토리소그래피 및 연속적인 식각공정을 통해 상기 실리콘기판에 트렌치를 형성하는 단계와; 그 결과물의 전면에 상기 제1불순물 이온(BN+이온)을 다시 주입함으로써, 상기트렌치의 하부면에 BN+확산층을 형성하는 단계와; 상기 트렌치를 형성하는데 이용된 질화막패턴 및 그 아래의 안정산화막패턴을 선택적으로 식각한 후, 그 결과물 위에 BN 산화막을 형성하는 단계와; 그 결과물의 전면에 문턴전압을 조절하기 위한 제2불순물 이온을 주입하는 단계와; 채널영역 위에 형성된 BN 산화막의 두께만큼 그 BN 산화막을 식각한 후, 그 채널영역 위에 게이트산화막을 형성하는 단계와; 그 위에 게이트전극을 형성한 후, 코딩 마스크 패턴에 따라 제3불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다. 이와 같은 본 발명은 노아형 마스크 롬의 집적도를 최대 44%까지 향상시킬 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a NOR MASK ROM and a manufacturing method thereof in which channel regions of memory cells are formed on side surfaces of trenches formed at regular intervals, thereby making it suitable for improving the degree of integration. A BN + diffusion layer formed on a protrusion defined between a plurality of trenches formed in parallel and a lower surface of each trench, and a BN oxide film formed on the BN + diffusion layer; A channel region formed in a side portion of the trench defined between the BN + diffusion layer on the protrusion and the BN + diffusion layer on the lower surface thereof, the threshold voltage of which is caused according to a predetermined coding mask pattern; A gate oxide film formed over the channel region and connected to the BN oxide film; A gate electrode formed on the gate oxide film and the BN oxide film and formed to intersect the BN + diffusion layer; And an interlayer insulating layer formed thereon and a metal wiring layer penetrating the interlayer insulating layer and connected to the gate electrode. The manufacturing method includes growing a stable oxide film to a predetermined thickness on a silicon substrate, Forming a BN + diffusion layer on the entire surface of the silicon substrate by implanting first impurity ions (BN + ions) through the stable oxide film; Forming a nitride film thereon, and forming a trench in the silicon substrate through photolithography and a continuous etching process; Reinjecting the first impurity ions (BN + ions) into the front surface of the resultant, thereby forming a BN + diffusion layer on the bottom surface of the trench; Selectively etching the nitride film pattern used to form the trench and the stable oxide film pattern thereunder, and then forming a BN oxide film on the resultant; Injecting second impurity ions to adjust the Moonturn voltage on the front surface of the resultant; Etching the BN oxide film by the thickness of the BN oxide film formed on the channel region, and then forming a gate oxide film on the channel region; And forming a third impurity ion according to the coding mask pattern after forming the gate electrode thereon. The present invention has the effect of improving the density of the quinoa mask ROM up to 44%.
Description
본 발명은 불휘발성 반도체 기억소자에 관한 것으로, 특히 메모리 셀의 채널영역을 일정한 간격으로 형성된 트렌치의 측면부에 형성함으로써, 집적도 향상에 적당하도록 한 노아형 마스크 롬(NOR MASK ROM) 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device, and more particularly, to a NOR MASK ROM and a method of manufacturing the same, which form a channel region of a memory cell at a side surface of a trench formed at regular intervals, so that the density is improved. It is about.
도 1과 도 2는 종래 기술에 따른 플랫 노아형 마스크 롬(FLAT NOR MASK ROM)의 대략적인 평면도 및 종단면도로서, 이에 도시된 바와 같이 일정한 간격을 두고 평행하게 형성된 다수의 매립된(Buried) 고농도 N형 영역(이하 'BN+확산층'이라 한다)(111a,111b) 및 그 각각의 BN+확산층(111a,111B) 사이로 정의되는 채널영역(113a,113b)이 구비된 실리콘기판(110)과; 그 실리콘기판(110)의 상기 채널영역(113a,113b) 위에 얇게 형성된 게이트산화막(121) 및 그 게이트산화막(121)과 연결되어 상기 BN+확산층(111a,111b) 위로 두껍게 형성된 BN 산화막(122)과; 그 게이트산화막(121) 및 BN 산화막(122) 위에 상기 BN+확산층(111a,111b)과 교차하도록 형성된 다수의 평행한 게이트전극(131)으로 구성되었다. 이때, 상기 게이트전극(131)은 다결정실리콘층 위에 스피드 개선을 위한 실리사이드가 적층된 구조로 형성되고, 채널영역(113)은 소정의 코딩 데이타에 따라 그가 야기하는 문턱전압(VT)이 상승되도록 하는 소정의 불순물 이온(보론이온)이 주입된 것(113a)과 주입되지 않은 것(113b)으로 구분된다.1 and 2 are schematic plan and longitudinal cross-sectional views of a flat NOR MASK ROM according to the prior art, wherein a plurality of buried high concentrations formed in parallel at regular intervals as shown therein; A silicon substrate 110 provided with N-type regions (hereinafter referred to as 'BN + diffusion layers') 111a and 111b and channel regions 113a and 113b defined between their respective BN + diffusion layers 111a and 111B; A thin gate oxide film 121 formed on the channel regions 113a and 113b of the silicon substrate 110 and a BN oxide film 122 formed thickly on the BN + diffusion layers 111a and 111b by being connected to the gate oxide film 121. and; A plurality of parallel gate electrodes 131 formed on the gate oxide film 121 and the BN oxide film 122 to intersect the BN + diffusion layers 111a and 111b. In this case, the gate electrode 131 is formed of a structure in which silicides for speed improvement are stacked on the polysilicon layer, and the channel region 113 is raised such that the threshold voltage V T caused by the gate region 131 increases according to predetermined coding data. A predetermined impurity ion (boron ion) is divided into one implanted 113a and one implanted 113b.
따라서, 상기와 같이 구성된 플랫 노아형 마스크 롬은, 실리콘기판(110)에 매립된 두 BN+확산층(111a,111b) 및 그 사이의 채널영역(113a)과, 그 채널영역(113a) 위로 형성된 게이트산화막(121) 및 게이트전극(131)으로 구성되는 각각의 메모리 셀 트랜지스터가 매트릭스(Matrix)를 형성하는 것으로, 그들의 표면 높이가 같은 두 BN+확산층(111a,111b)사이의 평탄한 영역 위에 채널영역(113a)이 형성됨으로써, 도 1의 하부에 표시된 바와 같이 2개의 메모리 셀 트랜지스터는 일방향의 크기가 2.7(μm)되는 면적을 차지하였다.Therefore, the flat quinoa mask ROM configured as described above has two BN + diffusion layers 111a and 111b embedded in the silicon substrate 110, a channel region 113a therebetween, and a gate formed over the channel region 113a. Each of the memory cell transistors including the oxide film 121 and the gate electrode 131 forms a matrix, and the channel region is formed on the flat region between two BN + diffusion layers 111a and 111b having the same surface height. By forming 113a), the two memory cell transistors occupy an area of 2.7 (μm) in one direction as shown in the lower part of FIG.
그러나, 상기와 같이 각 메모리 셀 트랜지스터의 채널영역이 실리콘기판에 일정한 간격으로 형성된 BN+확산층 사이의 평탄한 영역에 형성되는 종래 기술에 따른 플랫 노아형 마스크 롬은, 도 1의 하부에 표시된 바와 같이, 2개의 메모리 셀 트랜지스터가 차지하는 일방향의크기가 2.7(μm)나 됨으로써 집적도에 불리하였다.However, as described above, the flat quinoa mask ROM according to the prior art in which the channel region of each memory cell transistor is formed in the flat region between the BN + diffusion layers formed at regular intervals on the silicon substrate, as shown in the lower part of FIG. The size of one direction occupied by two memory cell transistors is 2.7 (μm), which is disadvantageous to the degree of integration.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 창안한 것으로, 각 메모리 셀 트랜지스터의 채널영역을 일정한 간격으로 형성된 트렌치의 측면부에 형성함으로써, 집적도가 향상될 수 있도록 한 노아형 마스크 롬 및 그의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention was devised to improve the above-mentioned disadvantages, and the channel region of each memory cell transistor is formed in the side portions of the trenches formed at regular intervals, so that the integration degree can be improved. The purpose is to provide.
도 1와 도 2는 종래 기술에 따른 플랫 노아형 마스크 롬(FLAT NOR MASK ROM)의 대략적인 평면도 및 종단면도.1 and 2 are schematic plan and longitudinal sectional views of a FLAT NOR MASK ROM according to the prior art.
도 3a 내지 도 3g는 본 발명에 따른 노아형 마스크 롬(NOR MASK ROM)의 공정 단면도.3A to 3G are cross-sectional views of a NOR MASK ROM in accordance with the present invention.
도 4와 도 5는 본 발명에 따른 노아형 마스크 롬(NOR MASK ROM)의 대략적인 평면도 및 종단면도.4 and 5 are schematic plan and longitudinal cross-sectional views of a NOR MASK ROM in accordance with the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
210:실리콘기판 211a,211b:BN+확산층210: silicon substrates 211a and 211b: BN + diffusion layer
213a,213b:채널영역 219,219a:안정 산화막213a, 213b: channel region 219,219a: stable oxide film
221:게이트산화막 222,224:BN 산화막221: gate oxide film 222, 224: BN oxide film
231:폴리실리콘 232:폴리사이드231: polysilicon 232: polyside
241:층간절연막 260a:질화막241: interlayer insulating film 260a: nitride film
281:코팅 마스크 패턴 291:트랜치281: coating mask pattern 291: trench
상기 목적을 달성하기 위한 본 발명에 따른 노아형 마스크 롬은, 실리콘기판에 평행하게 형성된 다수 트렌치들 사이로 정의되는 돌출부 및 그 각 트렌치의 하부면에 형성된 BN+확산층 및 그 BN+확산층위에 형성된 BN 산화막과; 상기 돌출부 위의 BN+확산층과 하면부의 BN+확산층 사이로 정의되는 상기 트렌치의 측면부에 형성된 것으로, 소정의 코딩 마스크 패턴에 따라 그가 야기하게 되는 문턱전압이 조절된 채널영역과; 그 채널영역 위에 상기 BN 산화막과 연결되어 형성된 게이트산화막과; 그 게이트산화막 및 상기 BN 산화막 위에 형성된 것으로, 상기 BN+확산층과 교차하도록 형성된 게이트 전극과; 그 위에 형성된 층간절연층 및 그 층간절연층을 관통해서 상기 게이트전극과 접속된 금속배선층을 포함하여 구성되는 것을 특징으로 한다.The quinoa mask rom according to the present invention for achieving the above object is a protrusion defined between a plurality of trenches formed parallel to a silicon substrate and a BN + diffusion layer formed on the bottom surface of each trench and a BN oxide film formed on the BN + diffusion layer. and; A channel region formed in a side portion of the trench defined between the BN + diffusion layer on the protrusion and the BN + diffusion layer on the lower surface thereof, the threshold voltage of which is caused according to a predetermined coding mask pattern; A gate oxide film formed over the channel region and connected to the BN oxide film; A gate electrode formed over the gate oxide film and the BN oxide film and formed to intersect the BN + diffusion layer; And an interlayer insulating layer formed thereon and a metal wiring layer connected to the gate electrode through the interlayer insulating layer.
그리고 상기와 같이 구성된 본 발명에 따른 노아형 마스크 롬을 제조하는 방법은, 실리콘기판 위에 안정산화막을 소정 두께로 성장시킨 후, 그 안정산화막을 통해 제11불순물 이온(BN+이온)을 주입함으로써, 상기 실리콘기판의 전면에 BN+확산층을 형성하는 단계와; 그 위에 질화막을 형성한 후, 포토리소그래피 및 연속적인 식각공정을 통해 상기 실리콘기판에 트렌치를 형성하는 단계와; 그 결과물의 전면에 상기 제1불순물 이온(BN+이온)을 다시 주입함으로써, 상기 트렌치의 하면부에 BN+확산층을 형성하는 단계와; 상기 트렌치를 형성하는데 이용된 질화막패턴 및 그 아래의 안정화산화막패턴을 선택적으로 식각한 후, 그 결과물 위에 BN 산화막을 형성하는 단계와; 그 결과물의 전면에 문턴전압을 조절하기 위한 제2불순물 이온을 주입하는 단계와; 채널 영역 위에 형성된 상기 BN 산화막을 식각한 후, 그 채널영역 위에 게이트산화막을 형성하는 단계와; 그 위에 게이트전극을 형성한 후, 코딩 마스크 패턴에 따라 제3불순물 이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In the method for manufacturing a quinoa mask rom according to the present invention configured as described above, by growing a stable oxide film to a predetermined thickness on a silicon substrate, and implanting the eleventh impurity ions (BN + ions) through the stable oxide film, Forming a BN + diffusion layer on the entire surface of the silicon substrate; Forming a nitride film thereon, and forming a trench in the silicon substrate through photolithography and a continuous etching process; Reinjecting the first impurity ions (BN + ions) into the front surface of the resultant, thereby forming a BN + diffusion layer on the lower surface of the trench; Selectively etching the nitride film pattern used to form the trench and the stabilized oxide film pattern thereunder, and then forming a BN oxide film on the resultant; Injecting second impurity ions to adjust the Moonturn voltage on the front surface of the resultant; Etching the BN oxide film formed over the channel region, and then forming a gate oxide film over the channel region; And forming a third impurity ion according to the coding mask pattern after forming the gate electrode thereon.
이하, 첨부된 도면을 참조하여 본 발명에 대해서 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 노아형 마스크 롬의공정 단면로서, 이를 참조하여 설명하면 다음과 같다.3A to 3G are cross-sectional views of a quinoa mask ROM according to a preferred embodiment of the present invention.
먼저, 도 3a에 도시된 바와 같이 열산화공정으로 실리콘기판(210) 위에 안정산화막(Relief Oxide)(219)을 형성한 후, 그 전면에 BN+이온을 주입함으로써 상기 안정화산화막(219) 아래의 실리콘기판(210)에 BN+확산층(211)을 형성하고, 그 위에 질화물(260)을 증착한다. 이어서 도 3b에 도시된 바와 같이 포토리소그래피 및 식각공정으로 상기 질화막(260)을 패터닝한 후, 그 질화막패턴(260a)을 통해 상기 안정산화막(219)과 실리콘기판(210)을 순차적으로 식각함으로써, 서로가 평행한 다수의 트렌치(291)를 형성한다. 이때, 상기 BN+확산층(211)을 형성하기 위한 BN+이온주입단계는, 비소이온(As+)을 6×1015[개/cm3](6E15)의 농도로 주입함으로써 달성한다. 그리고 상기 트렌치(291)는 그 측면부가 경사(slop)짐으로써 하면부의 폭이 입구의 폭보다 작게 형성됨과 아울러 이후에 형성될 채널영역이 충분히 형성될 수 있는 적당한 길이로 형성되는 것이 바람직하다.First, as shown in FIG. 3A, a stable oxide film 219 is formed on the silicon substrate 210 by a thermal oxidation process, and then BN + ions are implanted into the front surface of the silicon oxide substrate 219 under the stabilized oxide film 219. The BN + diffusion layer 211 is formed on the silicon substrate 210, and the nitride 260 is deposited thereon. Subsequently, after the nitride film 260 is patterned by photolithography and etching as shown in FIG. 3B, the stable oxide film 219 and the silicon substrate 210 are sequentially etched through the nitride film pattern 260a. A plurality of trenches 291 are formed parallel to each other. In this case, BN + ion implantation step for forming the BN + diffusion layer 211, is achieved by implanting the arsenic ion (As +) at a concentration of 6 × 10 15 [pieces / cm 3] (6E15). In addition, the trench 291 is preferably formed to have an appropriate length such that the width of the lower surface portion is smaller than the width of the inlet portion as the side portion thereof is inclined and the channel region to be formed thereafter is sufficiently formed.
이후, 도 3c에 도시된 바와 같이 상기 결과물의 전면에 다시 BN+이온을 주입함으로써, 상기 트렌치(291)의 하면부에도 상기 이온주입단계를 통해 트렌치(291) 사이의 돌출부에 형성된 BN+확산층(211b)과 같은 형태 및 농도의 BN+확산층(211a)을 형성한 후, 도 3d에 도시된 바와 같이 상기 트렌치(291)를 형성하기 위해 이용된 질화막패턴(260a)과 안정산화막패턴(219a)을 선택적으로 식각한 다음, 도 3e에 도시된 바와 같이 열산화공정을 통해 상기 BN+확산층(211a,211b)위에는 1,300[Å] 정도로 성장되고 BN+이온이 주입되지 않는 트렌치(291)의 경사 측면부에는 110[Å] 정도로 성장되는 BN 산화막(222,224)을 형성한다.Thereafter, as illustrated in FIG. 3C, the BN + diffusion layer formed on the protrusion between the trenches 291 through the ion implantation step is also injected into the lower surface of the trench 291 by injecting BN + ions to the front surface of the resultant product. After forming the BN + diffusion layer 211a having the same shape and concentration as that of 211b), the nitride film pattern 260a and the stable oxide film pattern 219a used to form the trench 291 are formed as shown in FIG. 3D. After etching selectively, as shown in FIG. 3E, the inclined side portion of the trench 291 is grown on the BN + diffusion layers 211a and 211b by thermal oxidation and is not implanted with BN + ions. BN oxide films 222 and 224 which are grown to about 110 [kPa] are formed.
그리고, 도 3f에 도시된 바와 같이 이후에 더 이상의 불순물 이온이 주입되지 않고 형성될 메모리 셀 트랜지스터의 문턴전압(VT)이 0.7[V] 정도가 되도록 하기 위해, 보론이온(B+)을 9×1011[개/cm3]의 농도로 주입한 후, 그 이온주입공정에서 버퍼막으로 사용된 트렌치(291) 측면부의 BN 산화막(224)이 모두 식각될 때까지 그 BN 산화막(224)을 식각하고, 열산화공정으로 상기 식각을 통해 BN 산화막(224)이 완전히 식각된 트렌치(291) 측면부에 게이트산화막(221)을 120[Å] 정도로 성장시킨 후, 그 위에 폴리실리콘(231)과 폴리사이드(232)를 각각 1,500[Å] 정도로 증착하고, 그를 패터닝하여 게이트전극(230)을 완성한다.As shown in FIG. 3F, boron ions B + are set to 9 so that the Moon turn voltage V T of the memory cell transistor to be formed without further implantation of impurity ions is about 0.7 [V]. After implanting at a concentration of × 10 11 [pieces / cm 3 ], the BN oxide film 224 is etched until all of the BN oxide film 224 in the side portion of the trench 291 used as the buffer film in the ion implantation process is etched. After etching, the gate oxide film 221 is grown to about 120 [Å] on the side of the trench 291 in which the BN oxide film 224 is completely etched through the etching process, and then the polysilicon 231 and poly are formed thereon. The side 232 is deposited at about 1,500 [Å] each and patterned to complete the gate electrode 230.
이후, 도 3g에 도시된 바와 같이 주문자의 요구에 따른 데이타를 각 메모리 셀에 기입하기 위한 코딩 마스크 패턴(281)을 형성한 후, 그 코딩 마스크 패턴(291)을 통해 노출된 메모리 셀 트랜지스터의 문턱전압(VT)을 상승시킬 수 있는 불순물 이온(일례로, 보론이온)을 주입한다. 이때, 트랜지스터의 문턱전압을 상승시키기 위한 상기 보론이온(B+) 주입은 1.2×1014[개/cm3]의 농도로 주입됨과 아울러 트렌치(291)의 측면부에 균일하게 주입될 수 있도록 웨이퍼가 틸트(Tilt) 및 회전(Rotation)하는 조건하에서 이루어지는 것이 바람직하다.Thereafter, as illustrated in FIG. 3G, after forming a coding mask pattern 281 for writing data according to a request of an orderer into each memory cell, a threshold of the memory cell transistor exposed through the coding mask pattern 291 is formed. Impurity ions (eg, boron ions) that can raise the voltage V T are implanted. In this case, the boron ion (B + ) implantation to increase the threshold voltage of the transistor is implanted at a concentration of 1.2 × 10 14 [piece / cm 3 ] and the wafer is uniformly implanted in the side portion of the trench 291 It is desirable to make it under the conditions of tilt and rotation.
마지막으로, 상기와 같은 공정이 끝난 후에 통상적인 금속배선공정을 수행하는데, 그 금속배선공정은 층간절연막(HLD BPSG)을 형성하는 단계와, 포토리소그래피 및 식각공정으로 상기 층간절연막에 콘택홀을 형성하는 단계와, 그 위에 알루미늄을 증착한 후, 그를 패터닝하는 단계와, 그 위에 패시베이션막을 형성하는 단계로 이루어진다.Finally, after the above process is completed, a conventional metal wiring process is performed. The metal wiring process includes forming an interlayer dielectric layer (HLD BPSG), and forming contact holes in the interlayer dielectric layer by photolithography and etching. And depositing aluminum thereon, then patterning it, and forming a passivation film thereon.
이상에서 설명한 제조공정을 통해 형성된 노아형 마스크 롬은 도 4와 도 5에 도시된 바와 같이, 서로 평행하게 형성된 다수의 트렌치들 사이의 돌출부 및 그 각 트렌치 하면부의 실리콘기판(210)에 각각 매립되어 형성된 BN+확산층(211a,211b)과; 그 각각의 BN+확산층(221a,211b) 위에 1,300[Å] 정도로 두껍게 형성됨으로써, 그 위에 형성된 게이트전극(230)과 그 아래의 상기 BN+확산층(211a,211b)에 의한 기생용량을 감소시키는 BN 산화막(222)과; 상기 돌출부의 상부에 형성된 BN+확산층(211b)과 트렌치의 하면부에 형성된 BN+확산층(211a) 사이로 정의되는 상기 트렌치의측면부에 형성된 것으로, 소정의 코딩 마스크 패턴에 따라 문턴전압을 상승시키기 위한 보론이온(B+)이 주입되거나 주입되지 않은 채널영역(213a,213b)과; 상기 채널영역(213a,213b) 위로 120[Å] 정도의 두께로 형성된 게이트산화막(221)과; 상기 트렌치 사이의 돌출부 및 그 각 트렌치의 측면부 및 하면부로 정의되는 굴곡면을 따라 상기 BN 산화막(222) 및 게이트산화막(221) 위에 형성된 것으로, 상기 각 BN+확산층(211a,211b)과 수직으로 교차하는 게이트전극(230)과;그 위에 형성된 층간절연층(241) 및 그 층간절연층(241)을 관통해서 상기 게이트(230)과 접속된 금속배선층(미도시)을 포함하여 구성된다. 이때, 소정의 코딩 데이타에 따라 1.2×1014[개/cm3] 농도의 보론이온이 주입되는 것과 주입되지 않은 것으로 구분되는 상기 채널영역(213a,213b)에는, 그 코딩공정에서 보론이온이 주입되지 않게 되더라도 0.7[V] 가량의 문턴전압을 야기할 수 있는 9×1011[개/cm3] 농도의 보론이온(B+) 확산층이 형성된다. 그리고, 게이트전극(230)은 폴리실리콘(231)과 폴리사이드(232)가 각각 1,500[Å] 정도로 적층되어 형성된다.As shown in FIGS. 4 and 5, the quinoa mask ROM formed through the manufacturing process described above is embedded in each of the protrusions between the plurality of trenches formed in parallel with each other and the silicon substrate 210 of the lower surface of each trench. Formed BN + diffusion layers 211a and 211b; BN is formed on the respective BN + diffusion layers 221a and 211b thickly so as to reduce parasitic capacitance by the gate electrode 230 formed thereon and the BN + diffusion layers 211a and 211b thereunder. An oxide film 222; It is formed on the side surface of the trench defined between the BN + diffusion layer 211b formed on the protrusion and the BN + diffusion layer 211a formed on the lower surface of the trench, and the boron for raising the munton voltage according to a predetermined coding mask pattern. Channel regions 213a and 213b in which ions B + are implanted or not; A gate oxide film 221 formed on the channel regions 213a and 213b to a thickness of about 120 [Å]; It is formed on the BN oxide film 222 and the gate oxide film 221 along a curved surface defined by protrusions between the trenches and side and bottom surfaces of each trench, and vertically intersects the BN + diffusion layers 211a and 211b. A gate electrode 230; and a metal wiring layer (not shown) connected to the gate 230 through the interlayer insulating layer 241 and the interlayer insulating layer 241 formed thereon. At this time, the boron ions are injected into the channel regions 213a and 213b, which are classified as being injected with 1.2 × 10 14 [piece / cm 3 ] of boron ions according to predetermined coding data and not being injected. If not, a boron ion (B + ) diffusion layer having a concentration of 9 × 10 11 [pieces / cm 3 ] is formed, which may cause a 0.7-V V-turn voltage. The gate electrode 230 is formed by stacking polysilicon 231 and polysides 232 to about 1,500 [m].
이와 같이 구성된 마스크 롬은, 도 4의 평면도에 도시된 바와 같이 서로가 평행하게 형성된 트렌치들 사이의 돌출부 및 그 각 트렌치의 하면부의 실리콘기판(210)에 각각 매립되어 형성된 BN+확산층(211a,211b)이 매우 밀접된 평면구조로 형성됨으로써, 종래와 같은 크기의 실리콘기판(210)위에 최대 1.44배 가량의 BN+확산층(211a,211b)을 형성할 수 있음을 알 수 있다. 즉, 메모리 셀의 집적도가 최대 44%가 증가하게 된다.As illustrated in the plan view of FIG. 4, the mask ROM configured as described above is formed of BN + diffusion layers 211a and 211b which are respectively embedded in the protrusions between the trenches formed in parallel with each other and the silicon substrate 210 of the lower surface portion of each trench. ) Is formed in a very close planar structure, it can be seen that can be formed on the silicon substrate 210 of the same size as the conventional BN + diffusion layer (211a, 211b) up to about 1.44 times. In other words, the density of memory cells is increased by up to 44%.
상술한 바와 같이, 서로가 평행한 다수의 BN+확산층과, 그 BN+확산층 사이로 정의되는 채널영역과, 상기 BN+확산층을 교차하는 다수의 게이트산화막 및 게이트전극을 포함하여 구성되는 노아형 마스크 롬에 있어서, 상기 다수의 BN+확산층은 일정한 간격을 두고 평행하게 형성된 트렌치의 하면부와 그 트렌치들 사이의 돌출부 위에 각각 교대로 형성하고, 채널영역을 돌출부에 형성된 BN+확산층과 트렌치의 하면부에 형성된 BN+확산층 사이로 한정되는 상기 트렌치의 측면부에 형성하며, 게이트산화막 및 게이트전극은 트렌치 구조에 따른 굴곡면을 따라 상기 BN+확산층과 교차하도록 형성하도록 창안한 본 발명은, 도 4의 하부에 표시된 바와 같이 2개의 메모리 셀 트랜지스터가 차지하는 일방향의 크기가 1.5[μm]로 감소하게 됨으로써, 노아형 마스크 롬의 집적도가 종래 기술에 따른 플랫 노아형 마스크 롬 보다 대략 44% 정도 향상된다.As described above, the number of BN + diffusion layers to each other is parallel to, the BN + and the channel region defined between the diffusion layer, quinoa mask ROM which comprises a plurality of gate oxide films and gate electrodes intersecting the BN + diffusion layer The plurality of BN + diffusion layers are alternately formed on the lower surface of the trenches formed in parallel at regular intervals and the protrusions between the trenches, and the channel regions are formed on the lower surface of the trench and the BN + diffusion layers formed on the protrusions. The invention is formed in the side portion of the trench defined between the formed BN + diffusion layer, the gate oxide film and the gate electrode formed to cross the BN + diffusion layer along the curved surface according to the trench structure, as shown in the lower part of FIG. As described above, the size of one direction occupied by two memory cell transistors is reduced to 1.5 [μm], thereby providing a NOR type mask. The degree of integration of the ROM is improved by approximately 44% over the flat noah mask ROM according to the prior art.
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