KR19980034582A - Metal wiring formation method of semiconductor device - Google Patents
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Abstract
화학기상증착(CVD) 공정을 이용하여 콘택홀을 채우는 매몰 특성을 개선한 반도체장치의 금속배선 형성방법에 관하여 개시되어 있다. 이를 위하여 본 발명은, 하부구조가 형성되어 있는 반도체 기판상에 절연막을 증착하는 제1 단계와, 상기 절연막상에 콘택홀을 형성하는 제2 단계와, 상기 콘택홀이 형성되어 있는 절연막상에 제1 도전성 확산방지막을 형성하는 제3 단계와, 상기 절연막상의 제1 도전성 확산방지막을 제거하는 제4 단계와, 상기 제1 도전성 확산방지막이 형성되어 있는 콘택홀을 제1도전막으로 채워서 플러그를 형성하는 제5 단계와, 상기 플러그가 형성된 기판에 제2 도전막을 형성하는 제6 단계를 구비하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법을 제공한다. 따라서, 반도체장치의 금속배선 형성방법에 있어서, 콘택홀 내부에 보이드(Void)나 갈라진 틈(seam)과 같은 결함을 방지함으로써, 신뢰도가 향상된 반도체 소자를 제조할 수 있다Disclosed is a method for forming metal wirings in a semiconductor device having improved buried characteristics for filling contact holes using a chemical vapor deposition (CVD) process. To this end, the present invention provides a first step of depositing an insulating film on a semiconductor substrate having a lower structure, a second step of forming a contact hole on the insulating film, and a first step of forming an insulating film on the insulating film on which the contact hole is formed. 1, a third step of forming a conductive diffusion barrier, a fourth step of removing the first conductive diffusion barrier on the insulating film, and a contact hole in which the first conductive diffusion barrier is formed is filled with a first conductive layer to form a plug And a sixth step of forming a second conductive film on the plug-formed substrate. Therefore, in the metal wiring forming method of the semiconductor device, it is possible to manufacture a semiconductor device having improved reliability by preventing defects such as voids and cracks in the contact holes.
Description
본 발명은 반도체 장치의 제조공정에 관한 것으로서, 특히 화학기상증착(Chemical Vapor Deposition: 이하 'CVD'라 칭함) 공정을 이용하여 콘택홀을 채우는 매몰 특성을 개선한 반도체장치의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a method of forming metal wirings in a semiconductor device having improved investment characteristics for filling contact holes by using a chemical vapor deposition (CVD) process. will be.
반도체 장치의 배선구조가 다층화됨에 따라 콘택홀의 경우, 횡방향과 같은 비율로 종방향의 기하학적 사이즈를 축소하기가 어려워져서 종횡비(aspect ratio)가 증가일로에 있고, 이에 따라, 배선(interconnection) 기술의 중요성이 대두되고 있다. 종래의 알루미늄(Al) 스퍼터링(sputtering)에 의한 배선방법은, 콘택홀의 종횡비가 큰 경우, 즉 콘택홀이 높은 단차를 가지며 사이즈가 작은 경우에는 콘택홀 내부에 보이드(Void) 등의 결함이 발생하거나 단차도포성(step coverage) 불량하기 때문에 금속배선의 단락이나 힐록(Hillock)을 유발시켜 반도체 소자의 신뢰성을 저하시키는 원인이 되었다. 따라서, 최근에는 콘택홀을 채우는 매몰 특성이 우수한 CVD에 의한 금속배선 방법이 이용되게 되었다. 또한, CVD에 의한 금속배선 방법은 금속배선막을 증착시에 웨이퍼 표면의 재질에 따라 선택적으로 금속배선막을 증착시킬수 있는 장점을 가지고 있다.As the wiring structure of the semiconductor device is multilayered, in the case of the contact hole, it is difficult to reduce the geometrical size in the longitudinal direction at the same ratio as in the transverse direction, resulting in an increase in aspect ratio. Importance is on the rise. According to the conventional wiring method using aluminum (Al) sputtering, when a contact hole has a large aspect ratio, that is, when the contact hole has a high step height and a small size, defects such as voids or the like occur inside the contact hole. Because of poor step coverage, short circuit of the metal wiring and high heel lock may be caused to reduce the reliability of the semiconductor device. Therefore, in recent years, the metallization method by CVD which is excellent in the embedding characteristic which fills a contact hole was used. In addition, the metallization method by CVD has an advantage of selectively depositing the metallization film depending on the material of the wafer surface when the metallization film is deposited.
일반적으로 금속배선막은 텅스텐(W)이나 알루미늄(Al)을 재질로 사용하는데 알루미늄은 텅스텐과 비교하여 약 1/3의 저항값을 가지며 저온에서도 증착이 가능하다는 장점으로 인하여 이에 대한 많은 연구가 진행되고 있다.Generally, metal wiring film is made of tungsten (W) or aluminum (Al), and aluminum has a resistance value of about 1/3 compared to tungsten and can be deposited at low temperatures. have.
이하, 첨부된 도면들을 참조하면서 종래의 있어서의 반도체장치의 금속배선 형성방법 및 그 문제점들을 설명한다.Hereinafter, with reference to the accompanying drawings will be described a method of forming a metal wiring of the conventional semiconductor device and its problems.
도 1 내지 도 3은 종래의 기술에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views for describing a method for forming metal wirings of a semiconductor device according to the related art.
도 1을 참조하면, 트랜지스터와 같은 하부구조가 형성된 반도체 기판(1)상에 금속배선을 형성하기 위하여 산화막으로 구성된 절연막(3)을 통상의 방법으로 형성한다. 이어서 상기 절연막(3)의 전면에 콘택홀 형성을 위한 포토레지스트를 도포하고 사진/식각 공정으로 진행하여, 절연막(3)의 상부에 형성될 금속배선막을 연결하기 위한 콘택홀을 형성한다.Referring to FIG. 1, an insulating film 3 composed of an oxide film is formed by a conventional method in order to form metal wiring on a semiconductor substrate 1 on which a substructure such as a transistor is formed. Subsequently, a photoresist for forming a contact hole is coated on the entire surface of the insulating layer 3, and a photo / etching process is performed to form a contact hole for connecting a metal wiring layer to be formed on the insulating layer 3.
도 2를 참조하면, 상기 콘택홀이 형성된 절연막상에 반도체기판(1)과 금속배선막과의 계면 반응을 억제하며, 금속배선막의 증착을 촉진시키기 위한 도전성 확산방지막(5)을 CVD나 물리적기상증착(Physical vapor deposition: 이하 'PVD'라 칭함) 방식을 이용하여 소정의 두께로 증착한다.Referring to FIG. 2, a conductive diffusion barrier 5 for inhibiting the interfacial reaction between the semiconductor substrate 1 and the metal interconnection film on the insulating layer on which the contact hole is formed and to promote the deposition of the metal interconnection film is CVD or physical vapor phase. It is deposited to a predetermined thickness by using a vapor deposition (Physical vapor deposition: "PVD") method.
도 3을 참조하면, 상기 도전성 확산방지막이 소정 두께로 증착되어 있는 결과물의 전면에 금속도전막(7), 예컨대, 알루미늄막을 CVD 또는 PVD방식으로 증착하여 콘택홀을 매몰하면서 절연막(3)의 상부에 금속도전막(7)을 형성함으로써 금선배선 형성공정을 완료한다.Referring to FIG. 3, an upper portion of the insulating layer 3 is buried in a contact hole by depositing a metal conductive layer 7, for example, an aluminum layer by CVD or PVD, on the entire surface of the resultant material in which the conductive diffusion barrier layer is deposited to a predetermined thickness. The metal wire formation process is completed by forming the metal conductive film 7 on it.
상술한 CVD법을 이용한 종래의 금속배선 형성공정의 문제점은, 도 3의 공정에서 콘택홀을 채우면서 절연막(3)의 상부에 금속도전막(7)을 증착할 때, 콘택홀의 내부보다도 표면, 즉, 절연막(3)과 도전성 확산방지막(5)이 순차적으로 적층되어 있는 영역에서 금속도전막을 구성하는 알루미늄의 핵생성 속도가 빨라져서 콘택홀이 완전히 매몰되기 전에 콘택홀의 입구가 막힘으로 인하여, 콘택홀의 내부에서 보이드(Void)나 갈라진 틈(seam)과 같은 결함이 발생되어 반도체 소자의 신뢰성을 저하하는 원인이 된다.The problem of the conventional metal wiring forming process using the above-described CVD method is that when the metal conductive film 7 is deposited on the insulating film 3 while filling the contact hole in the process of Fig. 3, the surface, rather than the inside of the contact hole, That is, since the nucleation speed of aluminum constituting the metal conductive film is increased in the region where the insulating film 3 and the conductive diffusion barrier film 5 are sequentially stacked, the inlet of the contact hole is blocked before the contact hole is completely buried. Defects such as voids and cracks are generated inside, which causes deterioration of the reliability of the semiconductor device.
본 발명이 이루고자 하는 기술적 과제는 상술한 바와 같이 금속배선 공정에 서, 콘택홀의 매몰 특성을 개선할 수 있는 반도체장치의 금속배선 형성방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming metal wirings in a semiconductor device, which may improve a buried characteristic of a contact hole in a metal wiring process as described above.
도 1 내지 도 3은 종래의 기술에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views for describing a method for forming metal wirings of a semiconductor device according to the related art.
도 4 내지 도 8은 본 발명의 바람직한 실시예에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들이다.4 to 8 are cross-sectional views illustrating a method for forming metal wirings in a semiconductor device according to a preferred embodiment of the present invention.
도 9는 본 발명에 따른 반도체장치의 금속배선 형성방법의 변형예를 설명하기 위한 단면도이다.9 is a cross-sectional view for explaining a modification of the method for forming metal wirings of the semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
100: 하부구조가 형성된 반도체 기판, 102: 절연막,100: a semiconductor substrate having a substructure formed, 102: an insulating film,
104: 제1 도전성 확산방지막,106: 제1 도전막,104: first conductive diffusion barrier film, 106: first conductive film,
108: 제2 도전성 확산방지막,110: 제2 도전막.108: second conductive diffusion barrier film, 110: second conductive film.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판상에 절연막을 증착하는 제1 단계와, 상기 절연막상에 콘택홀을 형성하는 제2 단계와, 상기 콘택홀이 형성되어 있는 절연막상에 제1 도전성 확산방지막을 형성하는 제3 단계와, 상기 절연막 상부의 제1 도전성 확산방지막을 제거하는 제4 단계와, 상기 제1 도전성 확산방지막이 형성되어 있는 콘택홀을 제1 도전막으로 채워서 플러그를 형성하는 제5 단계와, 상기 플러그가 형성된 기판에 제2 도전막을 형성하는 제6 단계를 구비하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법을 제공한다.SUMMARY OF THE INVENTION In order to achieve the above technical problem, the present invention provides a method for forming an insulating film on a semiconductor substrate, a second step of forming a contact hole on the insulating film, and an insulating film on which the contact hole is formed. 1, a third step of forming a conductive diffusion barrier, a fourth step of removing the first conductive diffusion barrier on the insulating film, and a contact hole in which the first conductive diffusion barrier is formed is filled with a first conductive layer to form a plug. And a fifth step of forming and a sixth step of forming a second conductive film on the plug-formed substrate.
상기 제5 단계 후에, 플러그가 형성된 기판의 전면에 제2 도전성 확산방지막을 형성하는 단계를 추가하여도 본 발명의 목적으로 달성할 수 있다.After the fifth step, a step of forming a second conductive diffusion barrier layer on the entire surface of the substrate on which the plug is formed may be added to achieve the object of the present invention.
바람직하게는, 상기 제1 도전성 확산방지막과 제2 도전성 확산방지막은 티타늄(Ti), 티타늄나이트라이드(TiN), 백금(Pt), 이리듐(Ir), 산화이리듐(IrOx), 탄탈늄(Ta), 질화탄탈늄(TaN), 루테늄(Ru), 및 산화루테늄(RuOx)중에 선택된 하나이거나, 또는 그 조합으로 이루어진 것이 적합하다.Preferably, the first conductive diffusion barrier and the second conductive diffusion barrier are titanium (Ti), titanium nitride (TiN), platinum (Pt), iridium (Ir), iridium oxide (IrOx), and tantalum (Ta). And one selected from tantalum nitride (TaN), ruthenium (Ru), and ruthenium oxide (RuOx), or a combination thereof.
상기 제1 도전성 확산방지막은 화학기상증착법으로 형성하는 것이 바람직하다.The first conductive diffusion barrier layer is preferably formed by chemical vapor deposition.
상기 제4 단계의 평탄화 공정은 화학기계적 연마공정이나 건식식각을 통한 에치백(etchback) 공정을 이용하는 것이 적합하다.The fourth step of the planarization process is preferably a chemical mechanical polishing process or an etchback process through dry etching.
본 발명에 따르면, 반도체장치의 금속배선 형성방법에 있어서, 콘택홀 내부에 보이드(Void)나 갈라진 틈(seam)과 같은 결함이 발생되어 반도체 소자의 신뢰도가 저하되는 문제를 방지할 수 있는 금속배선 형성방법을 구현할 수 있다.According to the present invention, in the method of forming a metal wiring of a semiconductor device, a metal wiring which can prevent a problem such as voids or cracks occurring inside the contact hole, thereby lowering the reliability of the semiconductor device. The formation method can be implemented.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
실시예Example
도 4 내지 도 8은 본 발명의 바람직한 실시예에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들이다.4 to 8 are cross-sectional views illustrating a method for forming metal wirings in a semiconductor device according to a preferred embodiment of the present invention.
도 4를 참조하면, 트랜지스터와 같은 하부구조를 형성하고 평탄화가 완료된 반도체기판(100)에 산화막으로 구성된 절연막(102)을 형성(제1 단계)한다. 여기서 상기 절연막(102)은 반도체기판의 하부에 형성되어 있는 도전성 물질층(도시되지 않음)과 후속 공정에서 형성되는 금속배선막, 예컨대, 본 발명에서는 제2 도전막을 절연시키는 역할을 한다. 이어서, 상기 절연막(102)에 포토레지스트를 도포하고 사진/식각 공정으로 진행하여 콘택홀을 형성(제2 단계)한다.Referring to FIG. 4, an insulating film 102 made of an oxide film is formed on a semiconductor substrate 100 having a planarization structure and a lower structure such as a transistor (first step). Here, the insulating film 102 insulates the conductive material layer (not shown) formed under the semiconductor substrate from the metal wiring film formed in a subsequent process, for example, the second conductive film in the present invention. Subsequently, a photoresist is applied to the insulating layer 102 and a photo / etch process is performed to form contact holes (second step).
도 5를 참조하면, 상기 콘택홀이 형성되어 있는 절연막(102)상에 스퍼터링 방식으로 티타늄(Ti)막을 증착하고, 순차적으로 티타늄나이트라이드막(TiN)을 CVD, 또는 PVD 방식으로 증착함으로써, 일정한 두께를 갖는 제1 도전성 확산방지막(104)을 형성(제3 단계) 한다. 상기 제1 도전성 확산방지막(104)의 기능은 콘택홀의 내부에서 하부의 반도체기판(100) 하부에 형성되어 있는 폴리실리콘과 후속 공정에서 증착되는 제1 도전막과의 확산 및 계면반응을 억제하는 역할을 한다. 동시에, 제1 도전막, 예컨대, 알루미늄막이 선택적으로 증착될수 있는 전처리 공정으로써의 역할도 수행한다.Referring to FIG. 5, a titanium (Ti) film is deposited on the insulating layer 102 on which the contact hole is formed by sputtering, and the titanium nitride film TiN is sequentially deposited by CVD or PVD. A first conductive diffusion barrier film 104 having a thickness is formed (third step). The function of the first conductive diffusion barrier film 104 is to inhibit diffusion and interfacial reaction between the polysilicon formed under the semiconductor substrate 100 at the bottom of the contact hole and the first conductive film deposited in a subsequent process. Do it. At the same time, it also serves as a pretreatment process in which a first conductive film, such as an aluminum film, can be selectively deposited.
도 6을 참조하면, 상기 절연막(102)의 상부에 있는 제1 도전성 확산방지막(104)을 제거(제4 단계) 한다. 여기서, 제1 도전성 확산방지막(104)을 제거하는 방법은 화학기계적 연마(Chemical Mechanical Polishing: 이하 'CMP'라 칭함) 공정 혹은 건식식각을 통한 에치백(etchback) 공정을 통하여서 제거할 수 있다.Referring to FIG. 6, the first conductive diffusion barrier film 104 on the insulating film 102 is removed (fourth step). Here, the method of removing the first conductive diffusion barrier film 104 may be removed through a chemical mechanical polishing (CMP) process or an etchback process through dry etching.
CMP 공정을 이용하여 평탄화를 달성하는 경우에는, CMP 공정을 진행하여 제1 도전성 확산방지막(104)을 제거하고 하부의 절연막(102)의 일부까지 연마를 진행하여서 절연막(102)의 상부에 제1 도전성 확산방지막(104)을 구성하는 티타늄이나 티타늄나이트라이드와 같은 도전성 물질이 잔류하는 것을 방지한다. 또한, 건식식각을 통한 에치백 방식으로 평탄화를 달성하는 경우에는 콘택홀의 내부에 있는 제1 도전성 확산방지막(104)까지 식각이 되는 것을 방지하기 위하여 콘택홀을 포토레지스트로 매몰하고 건식식각을 진행하여 절연막(102)의 상부에 있는 제1 도전성 확산방지막(104)을 제거한다.When the planarization is achieved by using the CMP process, the CMP process is performed to remove the first conductive diffusion barrier film 104 and to polish a portion of the lower insulating film 102 to the first upper portion of the insulating film 102. The conductive material such as titanium or titanium nitride constituting the conductive diffusion barrier film 104 is prevented from remaining. In addition, when the planarization is achieved by an etch back method through dry etching, the contact hole is buried with a photoresist and dry etching to prevent etching to the first conductive diffusion barrier layer 104 inside the contact hole. The first conductive diffusion barrier film 104 on the insulating film 102 is removed.
여기서, 절연막(102)의 상부에 있는 제1 도전성 확산방지막(104)만을 제거하는 것은 본 발명의 목적을 달성하는 핵심 사상이라 할 수 있다. 즉, 종래의 금속배선 형성공정에서는 절연막위에 도전성 확산방지막이 존재함으로 말미암아 금속배선막인 알루미늄막이 CVD 방식으로 증착될 때, 절연막의 표면에서 금속배선막을 구성하는 알루미늄의 핵생성 속도가 빨라져서 콘택홀이 완전히 매몰되기 전에 콘택홀의 입구가 막힘으로 말미암아 보이드(Void)나 갈라진 틈(seam)과 같은 결함이 발생하였으나, 본 발명에서는 절연막의 상부에 도전성 확산방지막이 존재하지 않음으로써 이러한 문제를 해결할수 있다.Here, removing only the first conductive diffusion barrier film 104 on the insulating film 102 can be referred to as the core idea of achieving the object of the present invention. That is, in the conventional metal wiring forming process, when the conductive diffusion barrier film is present on the insulating film, when the aluminum film, which is the metal wiring film, is deposited by the CVD method, the nucleation speed of the aluminum constituting the metal wiring film on the surface of the insulating film is increased so that the contact hole is formed. Although defects such as voids and cracks have occurred due to blockage of the inlet of the contact hole before being completely buried, this problem can be solved by the absence of a conductive diffusion barrier on the insulating film.
도 7을 참조하면, 상기의 결과물의 전면에 선택적인 CVD 공정을 진행하여 제1 도전성 확산방지막이 형성되어 있는 콘택홀의 내부만을 매몰하는 제1 도전막(106)을 증착하여 플러그를 형성(제5 단계) 한다. 여기서, 상술한 바와 같이, 절연막의 상부에는 제1 도전성 확산방지막이 존재하지 않기 때문에 CVD 공정에서 제1 도전성 확산방지막(104)이 증착되어 있는 콘택홀의 내부에만 알루니늄으로 구성된 제1 도전막(106)을 증착하여 콘택홀을 매몰하는 플러그의 형성이 가능하다.Referring to FIG. 7, a plug is formed by depositing a first conductive layer 106 that deposits only the inside of a contact hole in which a first conductive diffusion barrier layer is formed by performing a selective CVD process on the entire surface of the resultant product (fifth) Step). Here, as described above, since the first conductive diffusion barrier layer does not exist on the insulating film, the first conductive layer composed of aluminum is formed only in the contact hole where the first conductive diffusion barrier layer 104 is deposited in the CVD process. 106 may be formed to deposit a plug to bury the contact hole.
도 8을 참조하면, 열처리 공정을 진행하여 콘택홀을 매몰하는 제1 도전막(106)의 조직을 좀더 치밀하게 만든 후에, 금속배선인 제2 도전막을 CVD 방식(110)이나 스퍼터링 방식으로 증착(제6 단계)함으로써 콘택홀 내부의 보이드나 갈라진 틈과 같은 결함이 없는 금속배선 형성공정을 완료한다.Referring to FIG. 8, after the heat treatment process is performed to make the structure of the first conductive film 106 to bury the contact hole more dense, the second conductive film, which is a metal wiring, is deposited by the CVD method 110 or the sputtering method. In step 6), a metal wiring forming process without defects such as voids or cracks inside the contact hole is completed.
변형예Variant
도 9는 본 발명에 따른 반도체장치의 금속배선 형성방법의 변형예를 설명하기 위한 단면도이다.9 is a cross-sectional view for explaining a modification of the method for forming metal wirings of the semiconductor device according to the present invention.
여기서, 도 4에서 도 7공정, 즉, 제1 도전막으로 콘택홀을 매몰하여 플러그를 형성하는 공정까지 본 발명의 바람직한 실시예와 공정의 진행이 동일하기 때문에 이를 설명하지 않는다.Here, since the process of FIG. 4 is the same as the process of FIG. 7, that is, the process of buried a contact hole with a first conductive film to form a plug, the process of the present invention is the same.
도 9를 참조하면, 플러그가 형성된 반도체기판의 전면에 스퍼터링에 의한 티타늄막을 증착하고, 이어서, PVD 방식으로 티타늄나이트라이드막을 증착하여 제2 도전성 확산방지막(108)을 형성한 후에, 제2 도전성 확산방지막의 표면에 존재하는 파티클을 스쿠루빙 공정을 통하여 제거한다. 본 발명의 바람직한 실시예와 변형예에서는 제1, 2도전성 확산방지막을 티티늄과 티타늄나이트라이드을 조합한 물질막으로 표현하였지만, 이는 한정적인 의미가 아니고 단시 예시적인 것이다. 제1, 2 도전성 확산방지막은 티타늄(Ti)과 티타늄나이트라이드(TiN)가 아닌, 백금(Pt), 이리듐(Ir), 산화이리듐(IrOx), 탄탈늄(Ta), 질화탄탈늄(TaN), 루테늄(Ru), 및 산화루테늄(RuOx)중에 선택된 하나이거나, 또는 그 조합으로 구성된 물질막으로 구성하여도 본 발명이 이루고자 하는 효과를 얻을수 있다.Referring to FIG. 9, after the titanium film by sputtering is deposited on the entire surface of the semiconductor substrate on which the plug is formed, the titanium nitride film is deposited by PVD, and then the second conductive diffusion barrier 108 is formed to form a second conductive diffusion. Particles existing on the surface of the protective film are removed through a scooping process. In the preferred embodiments and modifications of the present invention, the first and second conductive diffusion barrier films are expressed as material films in which titanium and titanium nitride are combined. However, this is not limitative and is merely illustrative. The first and second conductive diffusion barriers are not titanium (Ti) and titanium nitride (TiN), but platinum (Pt), iridium (Ir), iridium oxide (IrOx), tantalum (Ta) and tantalum nitride (TaN). In addition, even if it is made of a material film composed of one selected from among ruthenium (Ru) and ruthenium oxide (RuOx), or a combination thereof, the effect of the present invention can be obtained.
이어서, 열처리 공정을 진행하여 콘택홀을 매몰하는 플러그인 제1 도전막, 예컨대, 알루미늄막의 조직을 좀더 치밀하게 만든 후에, 금속배선인 제2 도전막을 CVD 방식(110)이나 스퍼터링 방식으로 증착하여도 콘택홀 내부의 보이드나 갈라진 틈과 같은 결함이 없는 금속배선 형성공정을 실현할 수 있다.Subsequently, after the heat treatment process is performed to make the structure of the plug-in first conductive film, for example, the aluminum film, to bury the contact hole more closely, the second conductive film, which is a metal wiring, may be deposited by the CVD method or the sputtering method. The metal wiring forming process can be realized without defects such as voids and cracks in the holes.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above-described embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit to which the present invention belongs.
따라서, 상술한 본 발명에 따르면, 반도체장치의 금속배선 형성방법에 있어서, 콘택홀 내부에 보이드(Void)나 갈라진 틈(seam)과 같은 결함함으로써, 신뢰도가 향상된 반도체 소자를 제조할 수 있다.Therefore, according to the present invention described above, in the method of forming the metal wiring of the semiconductor device, a semiconductor device having improved reliability can be manufactured by defects such as voids or cracks in the contact holes.
Claims (5)
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| KR100430683B1 (en) * | 1996-12-31 | 2004-07-05 | 주식회사 하이닉스반도체 | Method of forming metal line of semiconductor device using diffusion barrier layer |
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