KR19980034567A - 8비트 인덱싱 매카니즘을 이용한 맵퍼 회로 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로
2. 발명이 해결하려고 하는 기술적 과제
8-비트 인덱싱 매카니즘을 이용하여 PCMCIA I/O 카드 내에 존재하는 소프트웨어를 I/O 어드레스 스페이스내에서 매핑하여 사용할 수 있고, 기능이 다양한 여러 종류의 PCMCIA I/O 카드 지원이 가능한 I/O 윈도우 맵핑 레지스터를 제공함.
3. 발명의 해결방법의 요지
소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력과 1 출력을 갖는 인덱스 입력부와, 상기 인덱스 입력부의 출력과 데이터 라이트 인에이블 신호를 입력으로하는 제 1 리드/라이트 컨트롤부와, 상기 인덱스 입력부의 출력과 데이터 리드 인에이블 신호를 입력으로하는 제 2 리드/라이트 컨트롤부와, 상기 제 1 리드/라이트 컨트롤부의 출력을 인에이블 신호로하여 입력 핀의 데이터를 내부에 출력하는 레지스터 및 상기 제 2 리드/라이트 컨트롤부의 출력을 스위치 신호로하여 상기 내부 레지스터에 저장된 데이터를 출력 핀에 출력하는 출력부를 구비함을 특징으로하는 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로를 제공함.
4. 발명의 중요한 용도
PCMCIA 호스트 어댑터

Description

8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로
본 발명은 8 비트 인덱싱(Indexing) 매카니즘을 이용한 집적회로에 관한 것으로, 특히 8 비트 인덱싱(Indexing) 매카니즘을 이용하여 PCMCIA I/O 카드를 I/O 어드레스 스페이스내에서 프로그램이 가능한 맵퍼 회로에 관한 것이다.
8 비트 인덱싱 매카니즘은 2 개의 I/O 어드레스 예컨대, 3E0h, 3E1h를 사용하여 씨피유(CPU)에 의해 내부 레지스터(Internal register)들을 액세스하도록한 것이다. 하나의 I/O 어드레스가 가르키는 인덱스 레지스터(3E0h)는 씨피유에 의해 다음에 엑세스할 내부 레지스터를 지정한다. 레지스터 인덱스라 불리는 인덱스 레지스터(3E0h)의 값은 유일한 내부 레지스터를 지정한다. 다른 하나의 I/O 어드레스가 가르키는 데이터 레지스터(3E1h)는 인덱스 레지스터(3E0h)에 의해 지정된 내부 레지스터와 리드/라이트를 수행한다.
도 1 은 8-비트 인덱싱(Indexing) 매카니즘을 도시한 개략도이다. 도면을 참조하면, 씨피유(CPU)는 인덱스 I/O 어드레스로 레지스터 인덱스(10)를 라이트한다. 레지스터 인덱스는 내부 레지스터(30)를 지정한다. 데이터 레지스터(20)는 지정된 내부 레지스터(30)의 데이터를 리드하거나 내부 레지스터(30)로 데이터를 라이트한다.
씨피유는 데이터 레지스터(20)의 I/O 어드레스로부터 데이터를 리드하거나 I/O 어드레스로 데이터를 라이트한다.
이와같은, 8-비트 인덱싱(Indexing) 매카니즘을 이용한 I/O 윈도우 맵핑 레지스터는 PCMCIA I/O 카드를 I/O 스페이스 (0 바이트에서 64 K 바이트) 내에서 맵핑을하여 사용할 수 있으며, 기능이 다양한 여러 종류의 PCMCIA I/O 카드(팩스/모뎀, SCSI, LAN,등)을 지원하는 레지스터로써 현재 개발 진행 중인 PCMCIA 호스트 어댑터 칩 개발에 적용할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 8-비트 인덱싱 매카니즘을 이용하여 PCMCIA I/O 카드 내에 존재하는 소프트웨어를 I/O 어드레스 스페이스(0 바이트에서 64K 바이트)내에서 매핑하여 사용할 수 있고, 기능이 다양한 여러 종류의 PCMCIA I/O 카드 지원이 가능한 I/O 윈도우 맵핑 레지스터를 제공하는데 있다.
도 1 은 8-비트 인덱싱(Indexing) 매카니즘을 도시한 개략도.
도 2 는 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 윈도우 제어 레지스터와 I/O 맵 0 스타트 어드레스 로우 레지스터를 도시한 회로도.
도 3 은 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 0 스타트(start) 어드레스 하이 레지스터와 I/O 맵 0 엔드(end) 어드레스 로우 레지스터를 도시한 회로도.
도 4 는 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 0 엔드 어드레스 하이 레지스터와 I/O 맵 1 스타트 어드레스 로우 레지스터를 도시한 회로도.
도 5 는 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 1 스타트 어드레스 하이 레지스터와 I/O 맵 1 엔드 어드레스 로우 레지스터를 도시한 회로도.
도 6 은 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 1 엔드 어드레스 하이 레지스터와 I/O 맵 0 어드레스 오프셋 로우 레지스터를 도시한 회로도이다.
도 7 은 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 1 어드레스 오프셋 로우 레지스터와 I/O 맵 0 어드레스 오프셋 하이 레지스터를 도시한 회로도.
도 8 은 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 1 어드레스 오프셋 하이 레지스터를 도시한 회로도.
상기 과제를 달성하기 위하여 본 발명은,
소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력과 1 출력을 갖는 인덱스 입력부와, 상기 인덱스 입력부의 출력과 데이터 라이트 인에이블 신호를 입력으로하는 제 1 리드/라이트 컨트롤부와, 상기 인덱스 입력부의 출력과 데이터 리드 인에이블 신호를 입력으로하는 제 2 리드/라이트 컨트롤부와, 상기 제 1 리드/라이트 컨트롤부의 출력을 인에이블 신호로하여 입력 핀의 데이터를 내부에 출력하는 레지스터 및 상기 제 2 리드/라이트 컨트롤부의 출력을 스위치 신호로하여 상기 내부 레지스터에 저장된 데이터를 출력 핀에 출력하는 출력부를 구비함을 특징으로하는 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로를 제공하는 것이다.
상기 레지스터는 리셋 핀이 셋트되면 모든 I/O 윈도우 맵핑 레지스터의 데이터가 클리어된다.
상기 8 개의 입력과 1 출력을 갖는 인덱스 입력부에 소정의 레지스터 인덱스 값이 입력되고 상기 제 1 리드/라이트 컨트롤부에 라이트 인에이블 신호가 입력되면 상기 레지스터는 레지스터의 입력 핀에 가해진 데이터를 상기 인덱스에 해당되는 내부 레지스터에 출력한다.
상기 제 2 리드/라이트 컨트롤부에 리드 인에이블 신호가 입력되면 상기 출력부는 상기 내부 레지스터에 라이트된 데이터를 출력 핀에 출력한다.
상기 맵퍼회로는 I/O 윈도우 제어 레지스터, I/O 맵 0 스타트 어드레스 로우 레지스터, I/O 맵 0 스타트 어드레스 하이 레지스터, I/O 맵 0 엔드 어드레스 로우 레지스터, I/O 맵 0 엔드 어드레스 하이 레지스터, I/O 맵 1 스타트 어드레스 로우 레지스터, I/O 맵 1 스타트 어드레스 하이 레지스터, I/O 맵 1 엔드 어드레스 로우 레지스터, I/O 맵 1 엔드 어드레스 하이 레지스터, I/O 맵 0 어드레스 오프셋 로우 레지스터, I/O 맵 1 어드레스 오프셋 로우 레지스터, I/O 맵 0 어드레스 오프셋 하이 레지스터, 및 I/O 맵 1 어드레스 오프셋 하이 레지스터 등으로 사용된다.
따라서, 본 발명에 의하면 8-비트 인덱싱 매카니즘을 이용하여 PCMCIA I/O 카드 내에 존재하는 소프트웨어를 I/O 어드레스 스페이스(0 바이트에서 64K 바이트)내에서 매핑하여 사용할 수 있고, 기능이 다양한 여러 종류의 팩스/모뎀, 스카시, 랜, 등의 PCMCIA I/O 카드를 지원하여 고부가가치를 창출한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다.
도 2 는 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 윈도우 제어 레지스터와 I/O 맵 0 스타트 어드레스 로우 레지스터를 도시한 회로도이다. 먼저 I/O 윈도우 제어 레지스터 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 07을 갖는 인덱스 입력부, 8×1 앤드 게이트(50)와, 상기 8×1 앤드 게이트의 출력 07과 데이터 라이트 인에이블 신호인 datw를 입력으로하는 제1 리드/라이트 컨트롤부, 2×1 게이트(52)와, 상기 8×1 앤드 게이트(50)의 출력 07과 데이터 리드 인에이블 신호인 datr를 입력으로하는 제2 리드/라이트 컨트롤부, 2×1 게이트(54)와, 상기 2×1 앤드 게이트(52)의 출력 X07w를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X07 레지스터[7:0]에 출력하는 레지스터(56)와, 상기 2×1 앤드 게이트(54)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X07 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 출력부, 3상 버퍼수단(58)을 구비한다. 도 2에서 보는 바와 같이 리셋 핀이 셋트되면 모든 I/O 윈도우 맵핑 레지스터의 데이터가 클리어 된다.
I/O 윈도우 제어 레지스터 동작을 살펴보면, 인덱스[7:0] 핀에 8-비트 레지스터 인덱스 07h이 입력되면 8×1 앤드 게이트 07(50)을 통해 노드 07에 '1'이 출력되고 데이터 라이트 인에이블 데이터 핀 datw이 '1'로 인에이블 되면 2×1 앤드 게이트(52)를 통해 노드 ×07w에 '1'이 출력된다. X07 내부 레지스터에 IDBIN[7:0] 핀으로 입력된 8-비트 데이터가 라이트 되어진다. 또한, 데이터 리드 인에이블 데이터 핀 datr이 '1'로 인에이블 되면 X70 내부 레지스터에 라이트 되었던 8-비트 데이터가 3-상태 버퍼(58)를 통해 IDBIN[7:0]핀 으로 리드된다.
I/O 윈도우 제어 레지스터는 인덱스 : 07h이고, 기능 : I/O 윈도우 , 0, 1의 I/O 데이터 경로 크기를 결정하며, 8 비트 각각을 설명하면 다음과 같다. 비트7은 타이밍 레지스터 셀렉트 1, 비트6은 스크래치 비트, 비트5는 오토 크기 I/O 윈도우 1, 비트4는 I/O 윈도우 1 크기, 비트3은 타이밍 레지스터 셀렉트 0, 비트2는 스크래치 비트, 비트1은 오토 크기 I/O 윈도우0, 비트0은 I/O 윈도우 0 데이터 크기를 나타낸다.
다음에 I/O 맵 0 스타트 어드레스 로우 레지스터는 인덱스 입력값만 다를뿐 그 구성은 I/O 윈도우 제어 레지스터와 같다. 그 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 08을 갖는 8×1 앤드 게이트(60)와, 상기 8×1 앤드 게이트의 출력 08과 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 게이트(62)와, 상기 8×1 앤드 게이트(60)의 출력 08과 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 게이트(64)와, 상기 2×1 앤드 게이트(62)의 출력 X08w를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X08 레지스터[7:0]에 출력하는 레지스터(66)과, 상기 2×1 앤드 게이트(64)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X08 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(68)을 구비한다.
그 동작을 살펴보면, 인덱스[7:0] 핀에 8-비트 레지스터 인덱스 08h이 입력되면 8×1 앤드 게이트(60) 08을 통해 노드 08에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블 되면 2×1 앤드 게이트(62)를 통해 노드 X08w에 '1'이 출력되어 X08 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8-비트 데이터가 라이트 되어진다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(64)을 통해 노드 X08r에 '1'이 출력되어 X08 내부 레지스터에 라이트 되었던 8 비트 데이터가 3-상태 버퍼(68)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 0 스타트 어드레스 로우 레지스터는 인덱스 : 08h이고, 기능 : I/O 어드레스 윈도우 0의 로우 바이트 스타트 어드레스를 갖는다. 비트[7:0] : 스타트 어드레스[7:0]이다.
도 3 은 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 0 스타트(start) 어드레스 하이 레지스터와 I/O 맵 0 엔드(end) 어드레스 로우 레지스터를 도시한 회로도이다.
먼저 I/O 맵 0 스타트 어드레스 하이 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 09을 갖는 8×1 앤드 게이트(70)와, 상기 8×1 앤드 게이트의 출력 09과 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 게이트(72)와, 상기 8×1 앤드 게이트(70)의 출력 09과 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 게이트(74)와, 상기 2×1 앤드 게이트(72)의 출력 X09w를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X09 레지스터[7:0]에 출력하는 레지스터(76)과, 상기 2×1 앤드 게이트(74)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X09 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(78)을 구비한다.
I/O 맵 0 스타트 어드레스 하이 레지스터의 동작을 살펴보면, 인덱스[7:0] 핀에 8-비트 레지스터 인덱스 09h이 입력되면 8×1 앤드 게이트(70) 09을 통해 노드 09에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블 되면 2×1 앤드 게이트(72)를 통해 노드 X09w에 '1'이 출력되어 X09 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8-비트 데이터가 라이트 되어진다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(74)을 통해 노드 X09r에 '1'이 출력되어 X09 내부 레지스터에 라이트 되었던 8 비트 데이터가 3-상태 버퍼(78)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 0 스타트 어드레스 하이 레지스터는 인덱스 : 09h이고, 기능 : I/O 어드레스 윈도우 0의 하이 바이트 스타트 어드레스를 갖는다. 비트[15:8] : 스타트 어드레스[15:8]이다.
다음에 I/O 맵 0 엔드 어드레스 로우 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 0A을 갖는 8×1 앤드 게이트(80)와, 상기 8×1 앤드 게이트의 출력 0A과 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 게이트(82)와, 상기 8×1 앤드 게이트(80)의 출력 0A과 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 게이트(84)와, 상기 2×1 앤드 게이트(82)의 출력 X0Aw를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X0A 레지스터[7:0]에 출력하는 레지스터(86)과, 상기 2×1 앤드 게이트(84)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X0A 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(88)을 구비한다.
I/O 맵 0 엔드 어드레스 로우 레지스터의 동작을 살펴보면, 인덱스[7:0]핀에 레지스터 인덱스 0Ah이 입력되면 8×1 앤드 게이트(80) 0A를 통해 노드 0A에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블 되면 2×1 앤드 게이트(82)를 통해 노드 X0Aw에 '1'이 출력되어 X0A 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8 비트 데이터가 라이트 된다. 데이터 핀 datr이 '1'로 인에이블 되면 2×1 앤드 게이트(84)를 통해 노드 X0Ar에 '1'이 출력되어 X0A 내부 레지스터에 라이트 되었던 8 비트 데이터가 3-상태 버퍼(88)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 0 엔드 어드레스 로우 레지스터는 인덱스 : 0Ah이고, 기능 : I/O 어드레스 윈도우 0의 로우 바이트 엔드 어드레스를 갖는다. 비트[7:0] : 엔드 어드레스 로우이다.
도 4 는 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 0 엔드 어드레스 하이 레지스터와 I/O 맵 1 스타트 어드레스 로우 레지스터를 도시한 회로도이다.
먼저 I/O 맵 0 엔드 어드레스 하이 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 0B를 갖는 8×1 앤드 게이트(90)와, 상기 8×1 앤드 게이트의 출력 0B와 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 게이트(92)와, 상기 8×1 앤드 게이트(90)의 출력 0B와 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 게이트(94)와, 상기 2×1 앤드 게이트(92)의 출력 X0Bw를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X0B 레지스터[7:0]에 출력하는 레지스터(96)과, 상기 2×1 앤드 게이트(94)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X0B 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(98)을 구비한다.
I/O 맵 0 엔드 어드레스 하이 레지스터의 동작을 살펴보면, 인덱스[7:0] 핀에 레지스터 인덱스 0Bh가 입력되면 8×1 앤드 게이트(90) 0B를 통해 노드 0B에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블되면 2×1 앤드 게이트(92)를 통해 노드 X0Bw에 '1'이 출력되어 X0B 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8 비트 데이터가 라이트된다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(94)를 통해 노드 X0Br에 '1'이 출력되어 X0B 내부 레지스터에 라이트 되었던 8-비트 데이터가 3-상태 버퍼(98)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 0 엔드 어드레스 하이 레지스터는 인덱스 : 0Bh이고, 기능 : I/O 어드레스 윈도우 0의 하이 바이트 엔드 어드레스를 갖는다. 비트[15:8] : 엔드 어드레스 하이이다.
다음에 I/O 맵 1 스타트 어드레스 로우 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 0C를 갖는 8×1 앤드 게이트(100)와, 상기 8×1 앤드 게이트의 출력 0C와 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 게이트(102)와, 상기 8×1 앤드 게이트(100)의 출력 0C와 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 게이트(104)와, 상기 2×1 앤드 게이트(102)의 출력 X0Cw를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X0C 레지스터[7:0]에 출력하는 레지스터(106)과, 상기 2×1 앤드 게이트(104)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X0C 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(108)을 구비한다.
I/O 맵 1 스타트 어드레스 로우 레지스터의 동작을 살펴보면, 인덱스[7:0] 핀에 레지스터 인덱스 0Ch가 입력되면 8×1 앤드 게이트(100) 0C를 통해 노드 0C에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블되면 2×1 앤드 게이트(102)를 통해 노드 X0Cw에 '1'이 출력되어 X0C 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8 비트 데이터가 라이트된다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(104)를 통해 노드 X0Cr에 '1'이 출력되어 X0C 내부 레지스터에 라이트 되었던 8-비트 데이터가 3-상태 버퍼(108)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 1 스타트 어드레스 로우 레지스터는 인덱스 : 0Ch이고, 기능 : I/O 어드레스 윈도우 1의 로우 바이트 스타트 어드레스를 갖는다. 비트[7:0] : 스타트 어드레스[7:0]이다.
도 5 는 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 1 스타트 어드레스 하이 레지스터와 I/O 맵 1 엔드 어드레스 로우 레지스터를 도시한 회로도이다.
먼저 I/O 맵 1 스타트 어드레스 하이 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 0D를 갖는 8×1 앤드 게이트(110)와, 상기 8×1 앤드 게이트의 출력 0D와 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 게이트(112)와, 상기 8×1 앤드 게이트(110)의 출력 0D와 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 앤드 게이트(114)와, 상기 2×1 앤드 게이트(112)의 출력 X0Dw를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X0D 레지스터[7:0]에 출력하는 레지스터(116)과, 상기 2×1 앤드 게이트(114)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X0D 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(118)을 구비한다.
I/O 맵 1 스타트 어드레스 하이 레지스터의 동작을 살펴보면, 인덱스[7:0] 핀에 레지스터 인덱스 0Dh가 입력되면 8×1 앤드 게이트(110) 0D를 통해 노드 0D에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블되면 2×1 앤드 게이트(112)를 통해 노드 X0Dw에 '1'이 출력되어 X0D 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8 비트 데이터가 라이트된다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(114)를 통해 노드 X0Dr에 '1'이 출력되어 X0D 내부 레지스터에 라이트 되었던 8-비트 데이터가 3-상태 버퍼(118)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 1 스타트 어드레스 하이 레지스터는 인덱스 : 0Dh이고, 기능 : I/O 어드레스 윈도우 1의 하이 바이트 스타트 어드레스를 갖는다. 비트[15:8] : 스타트 어드레스[15:8]이다.
다음에 I/O 맵 1 엔드 어드레스 로우 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 0E를 갖는 8×1 앤드 게이트(120)와, 상기 8×1 앤드 게이트의 출력 0E와 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 게이트(122)와, 상기 8×1 앤드 게이트(120)의 출력 0E와 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 앤드 게이트(124)와, 상기 2×1 앤드 게이트(122)의 출력 X0Ew를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X0E 레지스터[7:0]에 출력하는 레지스터(126)과, 상기 2×1 앤드 게이트(124)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X0E 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(128)을 구비한다.
I/O 맵 1 엔드 어드레스 로우 레지스터의 동작을 살펴보면, 인덱스[7:0] 핀에 레지스터 인덱스 0Eh가 입력되면 8×1 앤드 게이트(120) 0E를 통해 노드 0E에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블되면 2×1 앤드 게이트(122)를 통해 노드 X0Ew에 '1'이 출력되어 X0E 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8 비트 데이터가 라이트된다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(124)를 통해 노드 X0Er에 '1'이 출력되어 X0E 내부 레지스터에 라이트 되었던 8-비트 데이터가 3-상태 버퍼(128)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 1 엔드 어드레스 로우 레지스터는 인덱스 : 0Eh이고, 기능 : I/O 어드레스 윈도우 1의 로우 바이트 엔드 어드레스를 갖는다. 비트[7:0] : 엔드 어드레스 로우이다.
도 6 은 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 1 엔드 어드레스 하이 레지스터와 I/O 맵 0 어드레스 오프셋 로우 레지스터를 도시한 회로도이다.
먼저 I/O 맵 1 엔드 어드레스 하이 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 0F를 갖는 8×1 앤드 게이트(130)와, 상기 8×1 앤드 게이트의 출력 0F와 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 앤드 게이트(132)와, 상기 8×1 앤드 게이트(130)의 출력 0F와 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 앤드 게이트(134)와, 상기 2×1 앤드 게이트(132)의 출력 X0Fw를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X0F 레지스터[7:0]에 출력하는 레지스터(136)과, 상기 2×1 앤드 게이트(134)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X0F 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(138)을 구비한다.
I/O 맵 1 엔드 어드레스 하이 레지스터의 동작을 살펴보면, 인덱스[7:0] 핀에 레지스터 인덱스 0Fh가 입력되면 8×1 앤드 게이트(130) 0F를 통해 노드 0F에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블되면 2×1 앤드 게이트(132)를 통해 노드 X0Fw에 '1'이 출력되어 X0F 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8 비트 데이터가 라이트된다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(134)를 통해 노드 X0Fr에 '1'이 출력되어 X0F 내부 레지스터에 라이트 되었던 8-비트 데이터가 3-상태 버퍼(138)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 1 엔드 어드레스 하이 레지스터는 인덱스 : 0Fh이고, 기능 : I/O 어드레스 윈도우 1의 하이 바이트 엔드 어드레스를 갖는다. 비트[15:8] : 엔드 어드레스 하이이다.
다음에 I/O 맵 1 어드레스 오프셋 로우 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 36을 갖는 8×1 앤드 게이트(140)와, 상기 8×1 앤드 게이트의 출력 36와 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 게이트(142)와, 상기 8×1 앤드 게이트(140)의 출력 36과 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 앤드 게이트(144)와, 상기 2×1 앤드 게이트(142)의 출력 X36w를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X36 레지스터[7:0]에 출력하는 레지스터(146)과, 상기 2×1 앤드 게이트(144)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X36 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(148)을 구비한다.
I/O 맵 1 어드레스 오프셋 로우 레지스터의 동작을 살펴보면, 인덱스[7:0] 핀에 레지스터 인덱스 36h가 입력되면 8×1 앤드 게이트(140) 36을 통해 노드 36에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블되면 2×1 앤드 게이트(142)를 통해 노드 X36w에 '1'이 출력되어 X36 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8 비트 데이터가 라이트된다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(144)를 통해 노드 X36r에 '1'이 출력되어 X36 내부 레지스터에 라이트 되었던 8-비트 데이터가 3-상태 버퍼(148)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 0 어드레스 오프셋 로우 레지스터는 인덱스 : 36h이고, 기능 : 호스트 I/O 어드레스에 I/O 맵 어드레스 오프셋 로우 바이트를 더한다. I/O 맵 위치를 결정하고 PC 카드 I/O 엑세스가 일어난다. 비트[7:0] : 오프셋 어드레스이고, 비트 0 : 스크랫치 비트이다.
도 7 은 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 1 어드레스 오프셋 로우 레지스터와 I/O 맵 0 어드레스 오프셋 하이 레지스터를 도시한 회로도이다.
먼저 I/O 맵 1 어드레스 오프셋 로우 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 37을 갖는 8×1 앤드 게이트(150)와, 상기 8×1 앤드 게이트의 출력 37과 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 앤드 게이트(152)와, 상기 8×1 앤드 게이트(150)의 출력 37과 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 앤드 게이트(154)와, 상기 2×1 앤드 게이트(152)의 출력 X37w를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X37 레지스터[7:0]에 출력하는 레지스터(156)과, 상기 2×1 앤드 게이트(154)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X37 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(158)을 구비한다.
I/O 맵 1 어드레스 오프셋 로우 레지스터의 동작을 살펴보면, 인덱스[7:0] 핀에 레지스터 인덱스 37h가 입력되면 8×1 앤드 게이트(150) 37을 통해 노드 37에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블되면 2×1 앤드 게이트(152)를 통해 노드 X37w에 '1'이 출력되어 X37 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8 비트 데이터가 라이트된다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(154)를 통해 노드 X37r에 '1'이 출력되어 X37 내부 레지스터에 라이트 되었던 8-비트 데이터가 3-상태 버퍼(158)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 1 어드레스 오프셋 로우 레지스터는 인덱스 : 37h이고, 기능 : 호스트 I/O 어드레스에 I/O 맵 어드레스 오프셋 로우 바이트를 더한다. I/O 맵 위치를 결정하고 PC 카드 I/O 엑세스가 일어난다. 비트[7:0] : 오프셋 어드레스이고, 비트 0 : 스크랫치 비트이다.
다음에 I/O 맵 0 어드레스 오프셋 하이 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 38을 갖는 8×1 앤드 게이트(160)와, 상기 8×1 앤드 게이트의 출력 38와 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 게이트(162)와, 상기 8×1 앤드 게이트(160)의 출력 38과 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 앤드 게이트(164)와, 상기 2×1 앤드 게이트(162)의 출력 X38w를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X38 레지스터[7:0]에 출력하는 레지스터(166)과, 상기 2×1 앤드 게이트(164)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X38 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(168)을 구비한다.
I/O 맵 0 어드레스 오프셋 하이 레지스터의 동작을 살펴보면, 인덱스[7:0] 핀에 레지스터 인덱스 38h가 입력되면 8×1 앤드 게이트(160) 38을 통해 노드 38에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블되면 2×1 앤드 게이트(162)를 통해 노드 X38w에 '1'이 출력되어 X38 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8 비트 데이터가 라이트된다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(164)를 통해 노드 X38r에 '1'이 출력되어 X38 내부 레지스터에 라이트 되었던 8-비트 데이터가 3-상태 버퍼(168)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 0 어드레스 오프셋 하이 레지스터는 인덱스 : 38h이고, 기능 : 호스트 I/O 어드레스에 I/O 맵 어드레스 오프셋 하이 바이트를 더한다. I/O 맵 위치를 결정하고 PC 카드 I/O 엑세스가 일어난다. 비트[15:8] : 오프셋 어드레스이다.
도 8 은 본 발명에 의한 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로인 I/O 맵 1 어드레스 오프셋 하이 레지스터를 도시한 회로도이다.
먼저 I/O 맵 1 어드레스 오프셋 하이 레지스터의 구성을 살펴보면, 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력 인덱스[7:0]과 1 출력 39을 갖는 8×1 앤드 게이트(170)와, 상기 8×1 앤드 게이트의 출력 39과 데이터 라이트 인에이블 신호인 datw를 입력으로하는 2×1 앤드 게이트(172)와, 상기 8×1 앤드 게이트(170)의 출력 39와 데이터 리드 인에이블 신호인 datr를 입력으로하는 2×1 앤드 게이트(174)와, 상기 2×1 앤드 게이트(172)의 출력 X39w를 인에이블 신호로하여 입력 핀의 데이터인 IDBIN[7:0]를 내부 레지스터인 X39 레지스터[7:0]에 출력하는 레지스터(176)과, 상기 2×1 앤드 게이트(174)의 출력을 스위치 신호로하여 상기 내부 레지스터인 X39 레지스터[7:0]에 저장된 데이터를 출력 핀 IDBOUT[7:0]에 출력하는 3상 버퍼수단(178)을 구비한다.
I/O 맵 1 어드레스 오프셋 하이 레지스터의 동작을 살펴보면, 인덱스[7:0] 핀에 레지스터 인덱스 39h가 입력되면 8×1 앤드 게이트(170) 39을 통해 노드 39에 '1'이 출력되고 데이터 핀 datw이 '1'로 인에이블되면 2×1 앤드 게이트(172)를 통해 노드 X39w에 '1'이 출력되어 X39 내부 레지스터에 IDBIN[7:0]핀으로 입력된 8 비트 데이터가 라이트된다. 데이터 핀 datr이 '1'로 인에이블되면 2×1 앤드 게이트(174)를 통해 노드 X39r에 '1'이 출력되어 X39 내부 레지스터에 라이트 되었던 8-비트 데이터가 3-상태 버퍼(178)를 통해 IDBOUT[7:0]핀으로 리드된다.
I/O 맵 1 어드레스 오프셋 하이 레지스터는 인덱스 : 39h이고, 기능 : 호스트 I/O 어드레스에 I/O 맵 어드레스 오프셋 하이 바이트를 더한다. I/O 맵 위치를 결정하고 PC 카드 I/O 엑세스가 일어난다. 비트[15:8] : 오프셋 어드레스이다.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
8-비트 인덱싱 매카니즘을 이용하여 PCMCIA I/O 카드 내에 존재하는 소프트웨어를 I/O 어드레스 스페이스(0 바이트에서 64K 바이트)내에서 매핑하여 사용할 수 있고, 기능이 다양한 여러 종류의 팩스/모뎀, 스카시, 랜, 등의 PCMCIA I/O 카드를 지원하여 고부가가치를 창출한다.

Claims (5)

  1. 소정의 반전 입력과 비반전 입력으로 인덱스를 구별하도록 8 개의 입력과 1 출력을 갖는 인덱스 입력부와, 상기 인덱스 입력부의 출력과 데이터 라이트 인에이블 신호를 입력으로하는 제 1 리드/라이트 컨트롤부와, 상기 인덱스 입력부의 출력과 데이터 리드 인에이블 신호를 입력으로하는 제 2 리드/라이트 컨트롤부와, 상기 제 1 리드/라이트 컨트롤부의 출력을 인에이블 신호로하여 입력 핀의 데이터를 내부에 출력하는 레지스터 및 상기 제 2 리드/라이트 컨트롤부의 출력을 스위치 신호로하여 상기 내부 레지스터에 저장된 데이터를 출력 핀에 출력하는 출력부를 구비함을 특징으로하는 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로.
  2. 제1항에 있어서,
    상기 레지스터는 리셋 핀이 셋트되면 모든 I/O 윈도우 맵핑 레지스터의 데이터가 클리어되는 것을 특징으로하는 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로.
  3. 제1항에 있어서,
    상기 8 개의 입력과 1 출력을 갖는 인덱스 입력부에 소정의 레지스터 인덱스 값이 입력되고 상기 제 1 리드/라이트 컨트롤부에 라이트 인에이블 신호가 입력되면 상기 레지스터는 레지스터의 입력 핀에 가해진 데이터를 상기 인덱스에 해당되는 내부 레지스터에 출력하는 것을 특징으로하는 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로.
  4. 제1항에 있어서,
    상기 제 2 리드/라이트 컨트롤부에 리드 인에이블 신호가 입력되면 상기 출력부는 상기 내부 레지스터에 라이트된 데이터를 출력 핀에 출력하는 것을 특징으로하는 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로.
  5. 제1항에 있어서,
    상기 맵퍼회로는 I/O 윈도우 제어 레지스터, I/O 맵 0 스타트 어드레스 로우 레지스터, I/O 맵 0 스타트 어드레스 하이 레지스터, I/O 맵 0 엔드 어드레스 로우 레지스터, I/O 맵 0 엔드 어드레스 하이 레지스터, I/O 맵 1 스타트 어드레스 로우 레지스터, I/O 맵 1 스타트 어드레스 하이 레지스터, I/O 맵 1 엔드 어드레스 로우 레지스터, I/O 맵 1 엔드 어드레스 하이 레지스터, I/O 맵 0 어드레스 오프셋 로우 레지스터, I/O 맵 1 어드레스 오프셋 로우 레지스터, I/O 맵 0 어드레스 오프셋 하이 레지스터, 및 I/O 맵 1 어드레스 오프셋 하이 레지스터 등으로 사용되는 것을 특징으로하는 8 비트 인덱싱 매카니즘을 이용한 맵퍼 회로.
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WO2008150696A1 (en) * 2007-05-30 2008-12-11 Motorola, Inc. System for synchronization of multi-sensor data

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